Candence使用手册仿真分册 - CSDN文库

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Candence 仿真手册 SI PI EMI

前言 PCB 仿真

Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的 EDA工具。进行

仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板

原理有一定的了解，还需具备仿真库的相关知识等。

在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，

仿真过程是基于 Allegro SPB 15.7的 PCB SI模块进行的。

其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。

在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。

Candence 仿真手册 SI PI EMI

第一章高速设计与 PCB仿真流程

本章介绍高速 PCB仿真设计的基础知识和重要意义，并介绍基于 Cadence 的 Allegro SPB15.7

的 PCB仿真流程。

1.1高速信号与高速设计

随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性

对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略

不计。当频率超过 50MHz 时， PCB 走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PC

B 板材的电参数影响。当系统时钟频率达到 120MHz及更高时，就只能使用高速电路设计方法，否

则基于传统方法设计的 PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须

采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速

系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。

通常认为如果数字逻辑电路的频率达到或者超过 45MHZ~50MHZ，而且工作在这个频率之上的

电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。

实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称

信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于 1/2 数字信号驱

动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图 1 － 1 所示。

信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段

固定的延迟时间，如果传输延迟时间小于 1/2的上升或下降时间，那么来自接收端的反射信号将在

信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信

号很强，叠加的波形就有可能会改变逻辑状态。

图 1－1 传输线效应

Candence 仿真手册 SI PI EMI

1.1.2 边缘速率引发高速问题

EDA设计工程师发现 SI问题的起因不仅仅是高速设计。真正的原因不是系统时钟速率的提高，

而是驱动器上升和下降时间的缩短。随着芯片制造工艺技术的进步及 IC制造商转向采用 0.25微米

或更小工艺，他们所生产的标准元件的裸片尺寸越来越小；边缘速率越来越快，最终会导致 PCB

设计中高速问题的产生，而传统的高速分析是不考虑这类问题的。

此外，当 IC制造商转向可在更小面积上封装更多功能的高密度器件时，需要开发新型的封装技术。

现在， BGA、CSP和 MCM等封装技术都可根据设计要求，在小型封装内提供更多的引脚和更少的

封装寄生参数。尽管这些新型器件体积极小，但它们也有其自身的问题。例如，互连线较长。

即便不考虑系统时钟速率，高的上升时间和更长的走线长度也让电路板设计工程师面临着严峻的

挑战。只要传输线长度引起的延迟超过驱动器上升/下降时间有效长度的六分之一，就会引起传输

线问题。例如，若上升时间为 1 ns，走线边缘速率为每英寸 2ns，只要走线长度超过 1英寸，就会

发生传输线问题。众所周知，走线长度小于 1英寸的电路板极为少见。因此，采用上升时间为 1ns

的设计肯定会出现高速设计问题。随着新型 IC工艺的出现，情况会变得越来越糟。因为上升时间

将很快发展到 1ns以下。实际上，大约每隔三年晶体管门长度就会缩短，而其相应的开关速率会增

长约 30%。

SI问题的表现方式很多。当边缘速率上升时，时序问题首先暴露出来。传输线效应造成的阻尼

振荡 (Ringing)、正尖峰(overshoot)和负尖峰 (undershoot)有可能超过规定的噪音容限。在低速系统

中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中信号有足够的时间达到稳定。但是当

边缘速率加快，系统时钟速率上升时，信号在器件之间的传输时间以及同步准备时间都缩短了。

当边缘速率低于 1ns时，串扰问题也出现了。通常串扰问题出现在高边缘速率、高密度的电路

板上，其成因是走线之间的耦合。亚纳秒级边缘速率会引起高频谐振，很容易耦合到邻近的互连

线中，从而造成串扰，拥有大量高速互连的电路板特别容易产生此类问题。

当高速器件的边缘速率低于 0.5ns时，电源系统稳定性和 EMI等问题也随之产生。来自大容量数据

总线的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源稳定

性问题。高速信号也可能产生辐射，EMI因而也成为要关注的另一个设计问题。

1.1.3 传输线效应

PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值

0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到

实际的 PCB连线中之后，连线上的最终阻抗称为特征阻抗 Zo。线径越宽，距电源 /地越近，或隔

离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信

号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发

射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。

这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。

注：关于传输线的等效电路请参照电气篇中的“相关计算”。

剩余63页未读，继续阅读

评论5

小凤天下

2017-01-05

很好，找了很久

yone3

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