1. 秒计数是由一个六十进制的计数器构成，生成元器件如下
Clk：驱动秒计时器的时钟信号
Clr：校准时间时清零的输入端
En：使能端
Sec0[3..0] sec1[3..0]：秒的高位显示，低位显示
Co：进位输出端，作为分的 clk 输入
代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity second is
port (clk,clr,en:in std_logic;
sec0,sec1:out std_logic_vector(3 downto 0);
co:out std_logic);
end second;
architecture sec of second is
SIGNAL cnt1,cnt0:std_logic_vector(3 downto 0);
begin
process(clk)
begin
if(clr='0')then
cnt0<="0000";
cnt1<="0000";
elsif(clk'event and clk='1')then
if(en='1')then
if cnt1="0101" and cnt0="1000" then
co<='1';
cnt0<="1001";
elsif cnt0<"1001" then
cnt0<=(cnt0+1);
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