基于
FPGA
的数字钟设计
本文所设计的数字钟具有通过 reset 键对时、 分、 秒调整功能.该设计分为
六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二十四进
制计数器 counter24， 时钟模块 bclock， LED 扫描显示模块 ledctrl，顶层
设计。设计使用 VHDL 语言， 程序代码如下：
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--模块名 : 顶层设计
--文件名: myclock.vhd
--时间 2010 年 4 月 8 日
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library ieee;
use ieee.std_logic_1164.all;
entity myclock is
port(clk1,clk2,reset:in std_logic; --clk1 为计数脉冲,clk2 为 LED 扫描脉冲;
hh_set:in std_logic_vector(1 downto 0);--时高位调整;
mh_set,sh_set:in std_logic_vector(2 downto 0); --分,秒高位调整;
hl_set,ml_set,sl_set:in std_logic_vector(3 downto 0);--时,分,秒低位调整;
led_dp:out std_logic;--LED 小数点;
sel:out std_logic_vector(2 downto 0); --送三-八译码生成位选信号;
seg:out std_logic_vector(6 downto 0));--段码;
end myclock;
architecture one of myclock is
component bclock is
port(clk,reset:in std_logic;
hhin:in std_logic_vector(1 downto 0);
mhin,shin:in std_logic_vector(2 downto 0);
hlin,mlin,slin:in std_logic_vector(3 downto 0);
hho:out std_logic_vector(1 downto 0);
mho,sho:out std_logic_vector(2 downto 0);
hlo,mlo,slo:out std_logic_vector(3 downto 0));
end component bclock;
component ledctrl is
port(clk:in std_logic;
hh:in std_logic_vector(1 downto 0);
mh,sh:in std_logic_vector(2 downto 0);
hl,ml,sl:in std_logic_vector(3 downto 0);
dp:out std_logic;
selo:out std_logic_vector(2 downto 0);
sego:out std_logic_vector(6 downto 0));
end component ledctrl;
signal hh1:std_logic_vector(1 downto 0);
signal mh1,sh1:std_logic_vector(2 downto 0);
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