引言：近年来,随着数字集成电路技术的发展,用以前传统的方法进行芯片或系统设计
已不能满足要求, 迫切需要提高设计效率。能大大降低设计难度的 VHDL 设计方法正在被越来
越广泛的采用。VHDL 即超高速集成电路硬件描述语言,诞生于 1982 年。1987 年底, VHDL 被
IEEE 和美国国防部确认为标准硬件描述语言。此后 VHDL 在电子设计领域得到了广泛的接受,
并逐步取代了原有的非标准的硬件描述语言。1993 年 IEEE 对 VHDL 进行了修订,从更高的抽
象层次和系统描述能力上扩展 VHDL 的内容,公布了新版本的 VHDL，即 IEEE 标准的 1076--
1993 版本。现在, VHDL 作为 IEEE 的工业标准硬件描述语言,已成为通用硬件描述语言。
关键字：电子钟、FPGA、VHDL 语言
前言：现在电子钟产品可谓百家争鸣，市场上到处可见一些功能齐全的设备，可能基于单
片机的比较多，用 FPGA 设计电子钟可能比较少。因为两个都可以实现同样的功能，而 FPGA
芯片的价格远比单片机高。出于利润，当然会选择开发成本少的产品。本次设计的目的是为了
检验所学的知识（VHDL 语言）同时结合实践巩固知识，由于初涉该领域，相关的知识可能不
够全面，实践的经验不够，所以本设计旨在能够实现该功能并达到一定的精度，对于各模块设
计的优化和性能等方面没有多加考虑。为提高精度，所以本设计采用 12MHZ 的 CLK 信号，这
样产生的误差也较小。
一、设计目的
1、掌握各类计数器及将它们相连的方法；
2、掌握多个数码管动态显示的原理和方法
3、掌握 FPGA 技术层次化设计
4、进一步了解 VHDL 硬件描述语言的设计思想
5、了解有关数字系统的设计
二、设计原理：
数字钟电路的基本结构由两个 60 进制计数器和一个 24 进制计数器组成，分别对秒、分、
小时进行计时，当计时到 23 时 59 分 59 秒时，再来一个计数脉冲，则计数器清零，重新开始
计时。秒计数器的计数时钟 CLK 为 1Hz 的标准信号，可以由晶振产生的 24 MHz 信号通过分
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