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【yadog 原创】Tcl+Modelsim 简明操作教程
本文的例子基于一个非常常见的时钟分频的工程，分频采用计数器实现。
本文的目的不在于如何写分频器，也不在于如何建立 Modelsim 工程，而在于如何使用
Tcl 控制 Modelsim 仿真！
本文的编程语言为 Verilog。
一、准备工作
1. 设计源文件 clk_div.v。
思路很简单，对输入信号使用计数器方式进行分频。
输入以下代码，保存文件为 clk_div.v。源码如下：
/**************************************************************************
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* Any question,pls feel free to contact
* yadog@163.com
*-----------------------------------------------------------------------------
* Title : module for frequency division project
* Project : demo for using tcl in modelsim
*-----------------------------------------------------------------------------
* File : clk_div.v
* Author : yadog (yadog@163.com)
* Organization: PRIVACY
* Created : 2009/03/14
* Last update : 2009/03/14
* Platform : STRATIX II GX
* Simulators : Modelsim se 6.4/WindowsXP
* Synthesizers: QII 8.1/WindowsXP
* Language : Verilog-2001/2005
* Target :
* Dependency :
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