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使用 Virtex-5 FPGA 器件 实现 DDR SDRAM 控制器
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更新于2023-03-03
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本应用指南描述了在 Virtex™-5 器件中实现的 200 MHz DDR SDRAM (JEDEC DDR400 (PC3200) 标准)控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调 整在此控制器中完成
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XAPP851 (v1.1) 2006 年 7 月 14 日 www.xilinx.com/cn 1
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提要 本应用指南描述了在 Virtex™-5 器件中实现的 200 MHz DDR SDRAM (JEDEC DDR400
(PC3200) 标准)控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调
整在此控制器中完成。
DDR SDRAM 器件是低成本、高密度的存储资源,在很多存储器供应商处均可获得。本参考设
计利用 DDR400 SDRAM 器件开发而成。
DDR SDRAM
描述
DDR SDRAM 规范的详情可在电子工业联盟 (Electronic Industries Alliance, EIA) 成员 JEDEC
机构的网站上获得,网址为 http://www.jedec.org
/。DDR SDRAM 规范刊载在 JEDEC 技术文档
中,文件名为 JESD79E 的参考文件。
DDR SDRAM 器件是硅片存储器资源,现在最经常用于各种系统,包括从消费产品到视频系统
的各类应用。DDR SDRAM 器件的频率高达 200 MHz 或 DDR400。DRAM 器件有组件或模块
两种配置。
DDR 控制器命令
表1 所示为控制器发出的命令。这些命令通过使用下列控制信号传输到存储器:
• 行地址选择 (RAS
)
• 列地址选择 (CAS
)
• 写使能 (WE
)
• 时钟使能 (CKE) (器件配置后始终置为高)
• 芯片选择 (CS
) (器件运行期间始终置为低)
应用指南: Virtex-5 系列
XAPP851 (v1.1) 2006 年 7 月 14 日
使用 Virtex-5 FPGA 器件
实现 DDR SDRAM 控制器
作者: Toshihiko Moriyama 和 Rich Chiu
R
表 1:
DDR SDRAM 命令
信号编号 功能
RAS
CAS WE
1 加载模式寄存器 (Load Mode
Register)
LLL
2 自动刷新 (Auto Refresh) L L H
3 预充电 (Precharge)
(1)
LHL
4 选择组激活行 (Select Bank
Activate)
LHH
5 写命令 (Read Command) H L L
6 读命令 (Write Command) H L H
7 空操作 (No Operation, NOP) H H H
注:
1. 地址信号 A10 在预充电所有组期间设定为高,在单个组预充电期间设定为低。
2 www.xilinx.com/cn XAPP851 (v1.1) 2006 年 7 月 14 日
DDR SDRAM 描述
R
命令功能
模式寄存器
模式寄存器用于定义 DDR SDRAM 特定的运行模式,包括突发长度、突发类型、CAS 延迟和
运行模式的选择。图1 所示为此控制器所用的模式寄存器的功能。
组地址 (Bank Address) BA1 和 BA0 用于选择模式寄存器。图1 显示了组地址位配置。
扩展模式寄存器
模式寄存器控制范围之外的功能由扩展模式寄存器控制。这些附加功能是用于 DDR SDRAM 接
口的 DLL 使能 / 无效和输出驱动强度,如图2 所示。
图 1:
DDR400 的模式寄存器定义
BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0 0 0
DLL
0 CAS Latency BT Burst Length
A2 A1 A0
Burst Length
0 0 1
0 1 0
0 1 1
Others
2
4
8
Reserved
A6 A5 A4
0 1 0
0 1 1
1 1 0
Others
2
3 (DDR400)
2.5
Reserved
CAS Latency
A8
DLL
0 Normal Operation
1
Reset
BA1
BA0
0 0
0 1
Mode Register
Mode Register (MR)
Extended MR EMR1
x851_01_031806
DDR SDRAM 存储器控制器参考设计
XAPP851 (v1.1) 2006 年 7 月 14 日 www.xilinx.com/cn 3
R
DDR SDRAM
存储器控制器
参考设计
此 DDR SDRAM 存储器控制器参考设计由一个 PHY 层和一个主控制器层组成,如图3 所示。
PHY 层由存储器初始化逻辑和地址 / 命令 / 数据的 I/O 逻辑组成。读数据采集时序校准也是在
PHY 层完成的。主控制器层包括 DDR SDRAM 控制器状态机和用于地址 / 命令 / 数据的 FIFO
逻辑。
图 2:
DDR400 的扩展模式寄存器
BA1 BA0 E12 E11 E10 E9 E8 E7 E6 E5 E4 E3 E2 E1 E0
0 1
0
E1
Drive Strength
0
Normal
1
Reduced
DS
E0
DLL
0
1
Enable
Disabled
DLL
x851_02_031806
图 3:
参考设计 DDR SDRAM 存储器控制器的结构
Main DDR
SDRAM
Controller
Address/
Command
FIFO
Front-End FIFOs
User Interface
Write Data
FIFO
Read Data
FIFO
User
Design
PHY
Controller
DDR
SDRAM
DDR SDRAM Controller Reference Design
X851_03_050606
4 www.xilinx.com/cn XAPP851 (v1.1) 2006 年 7 月 14 日
DDR SDRAM 接口设计
R
DDR SDRAM
接口设计
DDR 控制器提供了一个基本类似于 FIFO 的用户接口,通过此接口用户可以发出命令、向 DDR
存储器提供写数据,或者接收其发出的读数据。用户接口的数据宽度为 DDR 存储器总线数据
宽度的两倍,并在每个 FPGA 时钟周期内为 DDR 存储器控制器提供两个数据字。
DDR SDRAM 用户接口
后端用户接口包含三个 FIFO:
• 地址 / 命令 FIFO
• 写数据 FIFO
• 读数据 FIFO
前两个 FIFO 由不同用户的后端逻辑加载,而读数据 FIFO 由 PHY 控制器访问,以将采集的数
据存储在每个读周期上。
存储器地址 (APP_ADDR) 包括深存储器接口的列地址、行地址、组地址和芯片选择宽度,如
表3 所示。
警告!
存储器控制器不支持自动预充电,用户必须保证 APP_ADDR[10] 对于读和写命令始终为低。
表 2:
用户接口端口描述
端口名称 I/O 宽度 描述 说明
APP_ADDR I 36 控制器执行的指令代码和命令地址。此端口的位映射
如下所示:
[31:0] 存储器地址 (CS、组、行、列)
[34:32] 动态命令请求 (见表4)
[35] 未使用 - 预留以备后用的功能
在写到此 FIFO 之
前,监控
APP_ADDR_AF
的近满 (almost
full) 标志位
APP_ADDREN I 1 APP_ADDR 的写 DQS 高有效
APP_ADDR_AF O 1 地址 / 命令 FIFO 近满标志 高有效
APP_WR_DATA I 数据带宽 x 2 写突发的写数据
APP_DATAMASK I 数据掩码带宽 x 2 对应于写数据的数据掩码
APP_DATAEN I 1 APP_WR_DATA/APP_DATAMASK 的写 DQS 高有效
APP_WRDATA_AF O 1 写数据 FIFO 近满标志 高有效
APP_RD_DATA I 数据带宽 x 2 读数据 FIFO 输出 (采集到的读数据)
APP_RD_VALID O 1 置位后,显示出现在 APP_RD_DATA 上的采集到的读
数据在当前时钟周期上为有效
高有效
CTRL_RDY O 1 置位后,显示 PHY 接口逻辑已完成 SDRAM 初始化和
读数据通路校准
高有效
PHY_ERROR O 1 置位后,显示读数据通路校准过程中出现了一个错误 高有效
表 3:
用户接口地址的比特分配
地址 比特分配
列地址 col_ap_width - 1 : 0
行地址 col_ap_width + row_address - 1 : col_ap_width
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