典型ASIC设计主要流程word文档 - CSDN文库

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典型 ASIC 设计主要流程

　　典型 ASIC 设计具有下列相当复杂的流程：

　　1)、结构及电气规定。

 2）、 RTL 级代码设计和仿真测试平台文件准备。

　　3）、为具有存储单元的模块插入 BIST(Design For test 设计)。

　　4）、为了验证设计功能 ,进行完全设计的动态仿真。

　　5）、设计环境设置。包括使用的设计库和其他一些环境变量。

　　 6 ）、使用 Design Compiler 工具 , 约束和综合设计 , 并且加入扫描链（或者

JTAG）。

　　7）、使用 Design Compiler 自带静态时序分析器,进行模块级静态时序分析。

　　8）、使用 Formality 工具,进行 RTL 级和综合后门级网表的 Formal Verification。

　　9）、版图布局布线之前 ,使用 PrimeTime 工具进行整个设计的静态时序分析。

　　10）、将时序约束前标注到版图生成工具。

　　11）、时序驱动的单元布局 ,时钟树插入和全局布线。

　　12）、将时钟树插入到 DC 的原始设计中。

　　13）、使用 Formality,对综合后网表和插入时钟树网表进行 Formal Verification。

　　14）、从全局布线后的版图中提取出估算的时间延时信息。

　　15）、将估算的时间延时信息反标注到 Design Compiler 或者 Primetime。

　　16）、在 Primetime 中进行静态时序分析。

　　17）、在 Design Compiler 中进行设计优化。

　　18）、设计的详细布线。

　　19）、从详细布线的设计中提取出实际时间延时信息。

　　20）、将提取出的实际时间延时信息反标注到 Design Compiler 或者 Primetime 中。

　　21）、使用 Primetime 进行版图后的静态时序分析。

　　22）、在 Design Compiler 中进行设计优化（如果需要）。

　　23）、进行版图后带时间信息的门级仿真。

　　24）、 LVS 和 DRC 验证,然后流片。

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yangzj84

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