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首页MII/RMII/SMII,以及GMII/RGMII/SGMII介面的信號定
本文主要分析MII/RMII/SMII,以及GMII/RGMII/SGMII介面的信號定義,及相關知識,同時本文也對RJ-45介面進行了總結,分析了在10/100模式下和1000M模式下的設計方法。 1. MII介面分析 MII介面提供了MAC與PHY之間、PHY與STA(Station Management)之間的互聯技術,該介面支持10Mb/s與100Mb/s的數據傳輸速率,數據傳輸的位寬為4位。 提到MII,就有可能涉及到RS,PLS,STA等名詞術語,下面講一下他們之間對應的關係。....
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本文主要分析 MII/RMII/SMII,以及 GMII/RGMII/SGMII 介面的信號定義,及相關知識,同
時本文也對 RJ-45 介面進行了總結,分析了在 10/100 模式下和 1000M 模式下的設計方法。
1. MII 介面分析
MII 介面提供了 MAC 與 PHY 之間、PHY 與 STA(Station Management)之間的互聯技術,
該介面支持 10Mb/s 與 100Mb/s 的數據傳輸速率,數據傳輸的位寬為 4 位。
提到 MII,就有可能涉及到 RS,PLS,STA 等名詞術語,下面講一下他們之間對應的關
係。
所謂 RS 即 Reconciliation sublayer,它的主要功能主要是提供一種 MII 和 MAC/PLS 之
間的信號映射機制。它們(RS 與 MII)之間的關係如下圖:
圖 1
MII 介面的 Management Interface 可同時控制多個 PHY,802.3 協議最多支持 32 個
PHY,但有一定的限制:要符合協議要求的 connector 特性。所謂 Management Interface,
即 MDC 信號和 MDIO 信號。
前面已經講過 RS 與 PLS 的關係,以及 MII 介面連接的對象。它們是通過 MII 介面進行
連接的,示意圖如下圖。由圖可知,MII 的 Management Interface 是與 STA(Station
Management)相連的。
MII 介面支持 10Mb/s 以及 100Mb/s,且在兩種工作模式下所有的功能以及時序關係都
是一致的,唯一不同的是時鐘的頻率問題。802.3 要求 PHY 不一定一定要支持這兩種速率,
但一定要描述,通過 Management Interface 反饋給 MAC。
圖 2
下面將詳細介紹 MII 介面的信號定義,時序特性等。由於 MII 介面有 MAC 和 PHY 模式,
因此,將會根據這兩種不同的模式進行分析,同時還會對 RMII/SMII 進行介紹。
1.1 MII 介面信號定義
MII 介面可分為 MAC 模式和 PHY 模式,一般說來 MAC 和 PHY 對接,但是 MAC 和
MAC 也是可以對接的。
以前的 10M 的 MAC 層晶片和物理層晶片之間傳送數據是通過一根數據線來進行的,其
時鐘是 10M,在 100M 中,如果也用一根數據線來傳送的話,時鐘需要 100M,這會帶來一
些問題,所以定義了 MII 介面,它是用 4 根數據線來傳送數據的,這樣在傳送 100M 數據時,
時鐘就會由 100M 降低為 25M,而在傳送 10M 數據時,時鐘會降低到 2.5M,這樣就實現了
10M 和 100M 的兼容。
MII 介面主要包括四個部分。一是從 MAC 層到物理層的發送數據介面,二是從物理層到
MAC 層的接收數據介面,三是從物理層到 MAC 層的狀態指示信號,四是 MAC 層和物理層
之間傳送控制和狀態信息的 MDIO 介面。
MII 介面的 MAC 模式定義:
MII 介面 PHY 模式定義:
1.2 MII 介面時序特性
在 MII 介面中,TX 通道參考時鐘是 TX_CLK,RX 通道參考時鐘是 RX_CLK,802.3-
2005 定義了它們之間的關係。
圖 3 Transmit signal timing relationships at the MII
由圖 3 可知,即 The clock to output delay shall be a min of 0 ns and a max of 25 ns,參考
時鐘沿是上升沿。很明顯,該 Spec 只對 TX 通道上 MAC 這一側的發送特性作了定義,而對
TX 通道 PHY 那一側的接收特性並沒有定義。IC Vendor 可在 TX 通道那一側的 PHY 的接收
特性作適當調整,只要最終的時序滿足 TX 通道上 MAC 這一側的發送特性就可以。
圖 4 Receive signal timing relationships at the MII
由圖 4 可知,The input setup time shall be a minimum of 10 ns and the input hold time
shall be a minimum of 10 ns,參考時鐘沿是上升沿。很明顯,該 Spec 只對RX 通道上
MAC 這一側的接收特性作了定義,而對 RX 通道 PHY 那一側的發送特性並沒有定義。IC
Vendor 可在 RX 通道那一側的 PHY 的發送特性作適當調整,只要最終的時序滿足 RX 通道
上 MAC 這一側的接收特性就可以。
1.3 MII 信號功能特性
<1>: TX_CLK (transmit clock),TX_CLK (Transmit Clock)是一個連續的時鐘信號(即
係統啟動,該信號就一直存在),它是 TX_EN, TXD, and TX_ER(信號方向為從 RS 到
PHY)的參考時鐘,TX_CLK 由 PHY 驅動 TX_CLK 的時鐘頻率是數據傳輸速率的 25%,偏
差+-100ppm。例如,100Mb/s 模式下,TX_CLK 時鐘頻率為 25MHz,佔空比在 35%至
65%之間。
<2>:對於同樣的 RX_CLK,它與 TX_CLK 具有相同的要求,所不同的是它是 RX_DV,
RXD, and RX_ER(信號方向是從 PHY 到RS)的參考時鐘。RX_CLK 同樣是由 PHY 驅動,
PHY 可能從接收到的數據中提取時鐘 RX_CLK,也有可能從一個名義上的參考時鐘(e.g.,
the TX_CLK reference)來驅動 RX_CLK
<3>:TXD (transmit data),TXD 由 RS 驅動,同步於 TX_CLK,在TX_CLK 的時鐘週
期內,並且 TX_EN 有效,TXD 上的數據被 PHY 接收,否則 TXD 的數據對 PHY 沒有任何影
響。
圖 5
<4>:TX_ER (transmit coding error),TX_ER 同步於 TX_CLK,在數據傳輸過程中,
如果 TX_ER 有效超過一個時鐘週期,並且此時 TX_EN 是有效的,則數據通道中傳輸的數
據是無效的,沒用的。注:當 TX_ER 有效並不影響工作在 10Mb/s 的 PHY 或者TX_EN 無
效時的數據傳輸。在 MII 介面的連線中,如果 TX_ER 信號線沒有用到,必須將它下拉接地。
圖 6
<5>:RX_DV (Receive Data Valid),RXD_DV 同步於 RX_CLK,被 PHY 驅動,它的作
用如同於發送通道中的 TX_EN,不同的是在時序上稍有一點差別:為了讓數據能夠成功被
RS 接收,要求 RXD_DV 有效的時間必須覆蓋整個 FRAME 的過程,即 starting no later
than the Start Frame Delimiter (SFD) and excluding any End-of-Frame delimiter,如下圖 7
。
圖 7
<6>:RXD (receive data),RXD 由 RS 驅動,同步於 RX_CLK,在 RX_CLK 的時鐘週
期內,並且 RX_DV 有效,RXD 上的數據被 RS 接收,否則 RXD 的數據對 RS 沒有任何影響。
While RX_DV is de-asserted, the PHY may provide a False Carrier indication by asserting
the RX_ER signal while driving the value <1110> onto RXD<3:0>。
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channinglan
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