基于基于IP核技术的核技术的SoC设计设计
SoC 设计方法已经成为了IC 设计的主流。SoC可以充分利用已有的设计积累,显著地提高ASIC的设计能力,缩
短设计周期,缩小设计能力与IC 工艺能力的差距,而SoC 设计技术的关键是IP 及其复用技术,如何利用经过验
证的IP,成功地把IP 集成到SoC 系统中,是限制设计能力的瓶颈问题。
1概述
随着集成电路(Integrated Circuit,IC)设计技术和工艺水平进入超深亚微米,集成电路规模越来越大,芯片设计规模和设计复杂度也
急剧提高,工艺流程呈现专业化,EDA设计逐步发展和完善。九十年代出现了SoC芯片,即可以在一个芯片上集成CPU、DSP、逻
辑电路、模拟电路、射频电路、存储器和其它电路模块以及嵌入软件等,并相互连接构成完整的系统。
IP有软核(soft IP)和硬核(hard IP)两种类型。前者以可综合的硬件描述语言(HDL)代码的形式交付;后者则用制定的工艺进行了
功耗、面积或者性能的优化,以GDSII格式交付。软IP在配置后可针对多种硅工艺,易于被SoC开发环境采纳,灵活性极高,但是成
本也高。况且,软IP不具备可预测性,每次使用后需要再次校验。硬IP则恰恰相反,不仅具有可预测性,而且每次使用后也无需校
验,可是大量预设的硬IP设计参数限制了其灵活性。因此,融合软IP的灵活性和硬IP的预测性无疑是支持基于IP核设计的最佳选
择。
成功地在SoC开发中采用真正的IP核结构,化解产品生产周期压力,需要做到:·
硬化:迅速优化配置并使软IP硬化;·
建模:高度精确地为硬化的软软IP 自动建模;
·集成: 将模型综合到现有的SoC 设计流程中;
·验证: IP 核是否符合设计者的想法。
2 IP 核的硬化
使软IP 硬化成为IP 核的过程就是在标准规定的速度、功率和范围内以目标工艺实现IP。该实现必须能够提供准确的建模、自
动化方法、工艺易于移植,以及具有基于业界标准的电子设计自动化( EDA) 工具。硬化过程首先需要IP 供应商提供高质量
RTL( 寄存器传输级) 描述,并且提供一套完整的GDSII 设计实现方案。鉴于软IP 核固有的可配置性,必须对之予以妥善管
理,为被授权者提供方便的目标应用IP 核配置。由于IP 核的实现是与整个芯片相对应的,因此必须充分考虑实现IP 核硬化的
方式及其摆放位置。
3 IP 核的建模
典型的SoC 设计流程包括: 功能模型、时序模型、测试模型、物理模型和功率模型。除了功能模型,其它模型都必须在一个物
理执行的核里构建。功能模型可由RTL 或物理执行设计构建。
3. 1 功能模型
功能模型必须在IP 核硬化前向最终用户提供,必须代表系统仿真中的IP 核周期特征,并且必须能够在门级仿真中支持精确到
比特的RTL 仿真和时序注释。此外,功能模型还应消除仿真器特殊结构和接口,在仿真环境中便于移植。
由于模型构建过程实际上是C /HDL 设计的二进制目标模型,因此只需极少的额外工程设计。由于最终用户设计环境的不可测
性,因此所有通过使用编译器构建的模型必须可以在仿真器、各种语言、硬件平台和操作系统上充分移植。采用PLI 和SWIFT
接口后,这些模型可在编译器和非平台环境下移植。当今大多数商业仿真器都支持SWIFT 接口,并提供有效的基于PLI 的接
口。
编译模型不仅独立于编译器和平台,还应支持SoC 设计过程中任何时段的使用。为优化仿真性能,在不同的设计时段里构建
模型的能力就十分重要。
该模型的功能性和时序分开,因此只要提供正确的级别时序信息,就能在各种设计的抽象级别使用。
3. 2 时序模型
时序模型具备所有的时序特点,在逻辑综合、物理综合、测试综合、静态时序分析、时间驱动地点和路线等设计步骤中得到采
用,可能是软IP 核硬化在SoC 设计流程中应用最广泛的模型。因此,时序模型的准确性就变得尤为重要,必须达到以下要求:
( 1) 黑匣子: 不得显示IP 核的执行细节;
( 2) 独立性: 时序模型必须独立,并支持SoC 环境条件的变化;
( 3) 准确性: 时序模型必须在录制磁带前为SoC提供完整的信号模型;
( 4) 业界标准: 鉴于时序模型在系统设计过程中的大量应用,因此必须采用业界标准的EDA 工具。
3. 3 测试模型
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