基于基于FPGA的误码率测试仪的设计与实现的误码率测试仪的设计与实现
本文提出了一种基于FPGA的误码率测试仪的方案,使用一片Altera公司的Cyclone系列的FPGA(EP1C6-
144T)及相关的外围电路,实现误码测试功能,主控计算机可以通过FPGA内建的异步串行接口(UART)配置
误码测试仪并读取误码信息,由计算机完成误码分析。同时,该方案还提供了简易的数据显示,可以在脱离计
算机的情况下,进行通信系统工作性能的定性分析。
1、概述、概述
在通信系统的设计实现过程中,都需要测试系统的误码性能。而常见的
本文提出了一种基于FPGA的误码率测试仪的方案,使用一片Altera公司的Cyclone系列的FPGA(
2、系统构成和工作流程、系统构成和工作流程
按照完成的功能,整个系统可以分为测试码生成单元、误码测试单元、接口单元、显示单元和时钟生成单元以及主控计算
机上运行的控制测试软件六个部分,具体框图如图1所示。
图1误码测试仪框图
利用误码率测试仪进行误码率测试的闭环测试平台结构如图2所示。对照图1、图2,将系统的工作流程描述如下。
图2 通信系统误码测试框图
根据待测通信系统的数据速率由计算机通过UART配置时钟生成单元,得到工作时钟和各使能计数器的参数,使得系统按
照预定时钟工作;由测试码生成单元按照设置好的时钟将 测试码发送给待测系统的发送设备;发送信号经过信道仿真器后,
由待测系统的接收单元接收、判决,再将接收数据和恢复的数据时钟送入误码测试仪;误码测试仪中的误码测试单元完成输入
数据和本地数据的同步后,对输入数据同本地数据进行比较,统计误码数,每完成两个测试码周期的数据比较,就将误码信息
通过UART发送给计算机,进行误码统计,同时将误码数传送给显示单元,进行处理后驱动外部的四个七段数码管,显示本测
试码周期内的误码率。
3、关键技术及其实现、关键技术及其实现
3.1测试码的产生测试码的产生
本设计使用m序列作为测试码,m序列发生器按照CCITT建议,生成用于低速数据传输设备测试误码的m序列,其特征多
项式为x9+x4+1,周期为512。利用m序列的伪随机特性,可以很好的测试在不同的输入组合下,系统的通信性能,同时,m
序列极强的自相关性,便于测试仪实现输入数据同本地测试码同步,以便进行误码计数。
3.2误码测试单元的实现误码测试单元的实现
误码测试单元是整个系统的核心单元,其功能框图如图3所示。序列同步跟踪单元的功能是利用m序列的自相关特性,将
输入的数据同本地的m序列同步起来,并将同步信息传给码元比较单元。
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