STM32H7x3和STM32H750单片机参考手册.pdf_STM32H750

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February 2020 RM0399 Rev 3 1/3528

RM0399

Reference manual

STM32H745/755 and STM32H747/757 advanced Arm

-based

32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32H745/55/47/57xx microcontroller memory and peripherals.

The STM32H745/755 and STM32H747/757 lines include microcontrollers with different

memory sizes, packages and peripherals.

For ordering information, mechanical, and electrical device characteristics refer to the

corresponding datasheets.

For information on the Arm

Cortex

-M4 with FPU and Arm

Cortex

-M7 with FPU cores,

refer to the corresponding Arm Technical Reference Manuals.

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Cortex

-M4 Technical Reference Manual, available from www.arm.com.

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Cortex

-M7 Technical Reference Manual, available from www.arm.com.

• Cortex

-M4 programming manual (PM0214).

• Cortex

-M7 programming manual (PM0253).

www.st.com

Contents RM0399

2/3528 RM0399 Rev 3

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

1.5 Availability of security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

2.1.1 Bus matrices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

2.1.2 TCM buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

2.1.3 Bus-to-bus bridges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

2.1.4 ART accelerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

2.1.5 Inter-domain buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

2.1.6 CPU buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

2.1.7 Bus master peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

2.1.8 Clocks to functional blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

2.2 AXI interconnect matrix (AXIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114

2.2.1 AXI introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

2.2.2 AXI interconnect main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

2.2.3 AXI interconnect functional description . . . . . . . . . . . . . . . . . . . . . . . . 115

2.2.4 AXI interconnect registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

2.2.5 AXI interconnect register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

2.3 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

2.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

2.3.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . 135

2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

2.5 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

2.6 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

3 RAM ECC monitoring (RAMECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

3.2 RAMECC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

RM0399 Rev 3 3/3528

RM0399 Contents

3.3 RAMECC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

3.3.1 RAMECC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

3.3.2 RAMECC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

3.3.3 RAMECC monitor mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

3.4 RAMECC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4.1 RAMECC interrupt enable register (RAMECC_IER) . . . . . . . . . . . . . . 149

3.4.2 RAMECC monitor x configuration register (RAMECC_MxCR) . . . . . . 150

3.4.3 RAMECC monitor x status register (RAMECC_MxSR) . . . . . . . . . . . . 150

3.4.4 RAMECC monitor x failing address register (RAMECC_MxFAR) . . . . 151

3.4.5 RAMECC monitor x failing data low register (RAMECC_MxFDRL) . . 151

3.4.6 RAMECC monitor x failing data high register (RAMECC_MxFDRH) . 152

3.4.7 RAMECC monitor x failing ECC error code register

RAMECC_MxFECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.8 RAMECC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

4 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

4.3.1 FLASH block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

4.3.2 FLASH internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

4.3.3 FLASH architecture and integration in the system . . . . . . . . . . . . . . . 156

4.3.4 Flash memory architecture and usage . . . . . . . . . . . . . . . . . . . . . . . . 158

4.3.5 FLASH system performance enhancements . . . . . . . . . . . . . . . . . . . . 162

4.3.6 FLASH data protection schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

4.3.7 Overview of FLASH operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

4.3.8 FLASH read operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

4.3.9 FLASH program operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

4.3.10 FLASH erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

4.3.11 FLASH parallel operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

4.3.12 Flash memory error protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

4.3.13 Flash bank and register swapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

4.3.14 FLASH reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.1 About option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.2 Option byte loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

4.4.3 Option byte modification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

Contents RM0399

4/3528 RM0399 Rev 3

4.4.4 Option bytes overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

4.4.5 Description of user and system option bytes . . . . . . . . . . . . . . . . . . . . 185

4.4.6 Description of data protection option bytes . . . . . . . . . . . . . . . . . . . . . 187

4.4.7 Description of boot address option bytes . . . . . . . . . . . . . . . . . . . . . . . 188

4.5 FLASH protection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

4.5.1 FLASH configuration protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

4.5.2 Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

4.5.3 Readout protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

4.5.4 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 195

4.5.5 Secure access mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

4.6 FLASH low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

4.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

4.6.2 Managing the FLASH domain switching to DStop or DStandby . . . . . 198

4.7 FLASH error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

4.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

4.7.2 Write protection error (WRPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

4.7.3 Programming sequence error (PGSERR) . . . . . . . . . . . . . . . . . . . . . . 201

4.7.4 Strobe error (STRBERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

4.7.5 Inconsistency error (INCERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

4.7.6 Operation error (OPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

4.7.7 Error correction code error (SNECCERR/DBECCERR) . . . . . . . . . . . 203

4.7.8 Read protection error (RDPERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

4.7.9 Read secure error (RDSERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

4.7.10 CRC read error (CRCRDERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

4.7.11 Option byte change error (OPTCHANGEERR) . . . . . . . . . . . . . . . . . . 205

4.7.12 Miscellaneous HardFault errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

4.8 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

4.9 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

4.9.1 FLASH access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . 208

4.9.2 FLASH key register for bank 1 (FLASH_KEYR1) . . . . . . . . . . . . . . . . 208

4.9.3 FLASH option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . 209

4.9.4 FLASH control register for bank 1 (FLASH_CR1) . . . . . . . . . . . . . . . . 209

4.9.5 FLASH status register for bank 1 (FLASH_SR1) . . . . . . . . . . . . . . . . . 214

4.9.6 FLASH clear control register for bank 1 (FLASH_CCR1) . . . . . . . . . . 217

4.9.7 FLASH option control register (FLASH_OPTCR) . . . . . . . . . . . . . . . . 218

4.9.8 FLASH option status register (FLASH_OPTSR_CUR) . . . . . . . . . . . . 219

RM0399 Rev 3 5/3528

RM0399 Contents

4.9.9 FLASH option status register (FLASH_OPTSR_PRG) . . . . . . . . . . . . 222

4.9.10 FLASH option clear control register (FLASH_OPTCCR) . . . . . . . . . . . 224

4.9.11 FLASH protection address for bank 1 (FLASH_PRAR_CUR1) . . . . . . 225

4.9.12 FLASH protection address for bank 1 (FLASH_PRAR_PRG1) . . . . . . 225

4.9.13 FLASH secure address for bank 1 (FLASH_SCAR_CUR1) . . . . . . . . 226

4.9.14 FLASH secure address for bank 1 (FLASH_SCAR_PRG1) . . . . . . . . 227

4.9.15 FLASH write sector protection for bank 1

(FLASH_WPSN_CUR1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

4.9.16 FLASH write sector protection for bank 1

(FLASH_WPSN_PRG1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

4.9.17 FLASH register boot address for Arm® Cortex®-M7 core

(FLASH_BOOT7_CURR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

4.9.18 FLASH register boot address for Arm® Cortex®-M7 core

(FLASH_BOOT7_PRGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

4.9.19 FLASH register boot address for Arm® Cortex®-M4 core

(FLASH_BOOT4_CURR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

4.9.20 FLASH register boot address for Arm® Cortex®-M4 core

(FLASH_BOOT4_PRGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

4.9.21 FLASH CRC control register for bank 1 (FLASH_CRCCR1) . . . . . . . . 230

4.9.22 FLASH CRC start address register for bank 1

(FLASH_CRCSADD1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

4.9.23 FLASH CRC end address register for bank 1

(FLASH_CRCEADD1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

4.9.24 FLASH CRC data register (FLASH_CRCDATAR) . . . . . . . . . . . . . . . . 232

4.9.25 FLASH ECC fail address for bank 1 (FLASH_ECC_FA1R) . . . . . . . . . 233

4.9.26 FLASH key register for bank 2 (FLASH_KEYR2) . . . . . . . . . . . . . . . . 233

4.9.27 FLASH control register for bank 2 (FLASH_CR2) . . . . . . . . . . . . . . . . 234

4.9.28 FLASH status register for bank 2 (FLASH_SR2) . . . . . . . . . . . . . . . . . 238

4.9.29 FLASH clear control register for bank 2 (FLASH_CCR2) . . . . . . . . . . 241

4.9.30 FLASH protection address for bank 2 (FLASH_PRAR_CUR2) . . . . . . 242

4.9.31 FLASH protection address for bank 2 (FLASH_PRAR_PRG2) . . . . . . 242

4.9.32 FLASH secure address for bank 2 (FLASH_SCAR_CUR2) . . . . . . . . 243

4.9.33 FLASH secure address for bank 2 (FLASH_SCAR_PRG2) . . . . . . . . 244

4.9.34 FLASH write sector protection for bank 2

(FLASH_WPSN_CUR2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

4.9.35 FLASH write sector protection for bank 2

(FLASH_WPSN_PRG2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

4.9.36 FLASH CRC control register for bank 2 (FLASH_CRCCR2) . . . . . . . . 246

4.9.37 FLASH CRC start address register for bank 2

(FLASH_CRCSADD2R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

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