的台号并输出，同时反馈给抢答台，使所有抢答台输入无效，计时电路停止；
当在规定的时间内无人抢答时，倒计时电路输出超时信号；当主持人开始说话
未说完有人抢先按键时，显示犯规信号。当选手回答正确时加分，回答错误时
减分。由主持人控制加减分数。
三、设计思路：根据设计框图和设计要求，本次实验可以采用模块化设计方法
来实现智力竞赛四人抢答器。将抢答器划分为抢答鉴别保持模块，倒计时模块，
记分模块和判断显示模块。再利用元件例化语句将这四个模块组成总的抢答器
的设计电路。选用模式五进行程序的下载。
四、VHDL 语言设计与分析
1、鉴别模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jianbie is
port(nu1,nu2,nu3,nu4:in std_logic;
clk,en,rst:in std_logic;
warn:out std_logic;
back:buffer std_logic;
s:out std_logic_vector(3 downto 0));
end jianbie;
architecture jianbiebeh of jianbie is
signal num,warnd:std_logic;
signal cnt:std_logic_vector(2 downto 0);
begin
num<=nu1 or nu2 or nu3 or nu4;
p1:process(rst, nu1,nu2,nu3,nu4,back) --判断抢答信号
begin
if rst='1' then back<='1';s<="0000";
elsif back='1' then
if nu1='1' then s<="0001";back<='0'; --一号台抢答，输出 S 为 1
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