第一章绪论
第一章
绪论
１．１课题研究背景
电路测试在电子电气领域是一个永恒的话题，它是电路研发与应用方面的重
要组成部分。在利用电子手段检测印制电路板（ＰＣＢ）的结构缺陷方面，在线测试
（ＩＣＴ）系统一直处于领先地位。ＩＣＴ系统用针床夹具同时连接多达７０００个左右电路
节点。但是，随着多层电路板和球栅阵列（ＢＧＡ）封装的广泛应用，电路通路不再
是安装有双列直插式封装（ＤＩＰ）和分立元件的单面ＰＣＢ时代了。当９０％～１００％的测
试点可与针床连接时，这样做是行得通的。但是，针床的覆盖范围缩小到１０％，或
者更低时，这种情况就是不可以接受的。为了弥补连接电测试点的物理通路的不
足，边界扫描应运而生，它能连接夹具探针不能连接的节点。此外，即使在有通
路时，边界扫描也是一种无夹具的测试方法。
不同于传统的通过探针物理接触而进行测试的方法，边界扫描在芯片“核心
逻辑＂的输入输出端口和Ｉ／Ｏ管脚间插入移位寄存器链。通过这条边界扫描链既可
以监测Ｉ／ｏ信号，也可以截断“核心逻辑＂和管脚间的信号，用移位寄存器链中的数
据控制“核心逻辑”和芯片的输入输出，从而完成施加测试向量和读取测试相应
的工作，进行测试。
边界扫描逻辑自从１９８５年被联合测试行动小组ＪＴＡＧ（Ｊｏｉｎｔ
Ｔｅｓｔ
Ａｃｔｉｏｎ
Ｇｒｏｕｐ）
提出，并于１９９０年发展成为ＩＥＥＥ
１１４９．１标准ｕ１，至今已有２０多年的发展。它也从
最初的简单板级测试，发展到复杂系统级测试，乃至已经发展到数字模拟混合信
号测试和在系统可编程等领域。
边界扫描技术是目前集成电路测试领域主流的测试解决方案，主要应用于数
字集成电路器件的测试性结构设计。所谓“边界’’是指测试电路被设置在集成电
路器件功能逻辑电路的四周，位于靠近器件输入、输出引脚的边界处。所谓“扫
描＂是指连接器件各输入、输出引脚的测试电路实际上是一个串行移位寄存器，
这种串行移位寄存器被叫做“扫描路径’’，沿着这条路径可输入由“１’’和“０’’
组成的各种编码，对电路进行“扫描＂式检测，从输出结果判断其是否正确。含
有边界扫描逻辑的器件通过将数据输出ＮＩ／Ｏ弓［脚上，以测试板级器件间的互连。
该电路还可用于内部传送信号以测试器件的特定行为。这些测试通常用来检测板
级和器件级的通路和短路。通过边界扫描扫描链Ｉ／Ｏ的访问，可以消除或极大地减
少对电路板上物理测试点的需要，这就会显著节约成本，因为电路板布局更简单、
测试夹具更廉价、电路中的测试系统耗时更少、标准接口的使用增加、上市时间
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