一种基于一种基于FPGA的锁相环位同步提取电路设计的锁相环位同步提取电路设计
在数字通信中,除了获取相干载波的载波同步外,位同步的提取是更为重要的一个环节。一般的位同步电路大
多采用标准逻辑器件按传统数字系统设计方法构成,具有功耗大,可靠性低的缺点。用FPGA设计电路具有很高
的灵活性和可靠性,可以提高集成度和设计速度,增强系统的整体性能。
概述概述
同步是通信系统中一个重要的问题。在数字通信中,除了获取相干载波的
一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成,具有功耗大,可靠性低的缺点。用
数字锁相环位同步提取电路的原理数字锁相环位同步提取电路的原理
数字锁相环位同步提取电路框图如图1所示。
图1 数字锁相环位同步提取电路框图
本地时钟产生两路相位相差p的脉冲,其频率为fo=mrb,rb为输入单极性不归零码的速率。输入信码的正、负跳变经过过
零检测电路后变成了窄脉冲序列,它含有信码中的位同步信息,该位同步窄脉冲序列与分频器输出脉冲进行鉴相,分频比为
m。若分频后的脉冲相位超前于窄脉冲序列,则在“1”端有输出,并通过控制器将加到分频器的脉冲序列扣除一个脉冲,使分
频后的脉冲相位退后;若分频后
的脉冲相位滞后窄脉冲序列,则在“2”端有输出,并通过控制器将加到分频器的脉冲序列附加一个脉冲,使分频后的脉冲相位
提前。直到鉴相器的“1”、“2”端无输出,环路锁定。
基于 基于fpga的锁相环位同步提取电路的锁相环位同步提取电路
该电路如图2所示,它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。
图2 基于FPGA的锁相环位同步提取电路
双相高频时钟源双相高频时钟源
该电路由d触发器组成的二分频器和两个与门组成,它将fpga的高频时钟信号clk_xm变换成两路相位相反的时钟信号,由
e、f输出,然后送给控制电路的常开门g3和常闭门g4。其中f路信号还作为控制器中的d1和d2触发器的时钟信号。实际系统
中,fpga的高频时钟频率为32.768mhz,e、f两路信号频率为32.768/2=16.384mhz。
过零检测电路过零检测电路
该电路见图2中gljc部分,它由d触发器和异或门组成。过零检测的输出脉冲codeout的宽度应略大于f路信号一个周期,但
为了减少锁相环的稳态误差,该输出脉冲不宜过宽。实际系统中,过零检测电路的时钟信号clkin由fpga的高频时钟四分频得
来,这样输出的脉冲宽度约是f路信号的两个周期。
鉴相器鉴相器
该电路由两个与门组成,分别是超前门g1和滞后门g2。过零检测电路的输出信号b与位定时信号clkout一起进入鉴相器,
若clkout超前b,则滞后门g2被封锁,输出为0,超前门g1的输出端有窄脉冲输出;若clkout滞后b,则超前门g1被封锁,输出
为0,滞后门g2的输出端有窄脉冲输出。
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