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首页数字上下变频 FPGA 设计的详细介绍资料(中文版)
该设计主要负责实现基于GSM 标准的多载波数字下变频(DDC)和数字上变频(DUC),DDC 接收数字中频信号,输出数据通过CPRI接口传输给数字基带进行处理,数字基带通过CPRI就口把数据传输给DUC模块,把基带信号频谱搬移到数字中频,输出给DA。 本文描述DDC & DUC 的逻辑设计的详细说明,定义各个模块所需要完成的功能,各个模块的接口,及用户需要配置的各个寄存器进行说明。 该参考设计的目标器件是:LFE2M100E-7F900CES。
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DDC DUC detailed design specification V0.1
DDC & DUC for reference Design
DDC & DUC Detailed Design
Specification
Version 0.1
10/27/2008
Authors:
xxxx
Approvals:
Program/Project Manager () ________________________________
(Signature) (Date)
Director, IP development () ________________________________
(Signature) (Date)
Revision History
Revision Author Date Description Of Changes
0.1 xxxx xx/xx/xxxx Initial document
Lattice Semiconductor Corp. i
Table of Content
1 设计简介 .................................................................................................................... 1
2 设计特征 .................................................................................................................... 1
2.1 DDC
设计参数 ................................................................................................... 1
2.2 DUC 设计参数: ............................................................................................... 2
3 系统设计框图及时钟单元说明 ................................................................................ 2
4 DDC 详细设计说明 ................................................................................................... 4
4.1 DDC 设计说明 ....................................................................................... 4
4.1.1
输入信号形式
................................................................................ 4
4.1.2 DDC
实现框图说明
.................................................................... 4
Lattice Semiconductor Corp. 1
1 设计简介
该设计主要负责实现基于 GSM 标准的多载波数字下变频(DDC)和数字上
变频(DUC),DDC 接收数字中频信号,输出数据通过 CPRI 接口传输给数字基
带进行处理,数字基带通过 CPRI 就口把数据传输给 DUC 模块,把基带信
号频谱搬移到数字中频,输出给 DA。
本文描述 DDC & DUC 的逻辑设计的详细说明,定义各个模块所需要完
成的功能,各个模块的接口,及用户需要配置的各个寄存器进行说明。
该参考设计的目标器件是:LFE2M100E-7F900CES。
2 设计特征
2.1 DDC 设计参数
• 中频频率:76.8MHz;
• 基带信号调制带宽:100KHz;
• 输入符号速率:61.44Msps;
• 采样频率:61.44MHz;
• ADC 输出位宽:11bit;
• 支持 I/Q 相同的滤波器参数;
• 通带频率:50KHz;
• 阻带频率:450KHz;
• 通带内纹波幅度:<1dB;
• 阻带幅度衰减:>60dB;
• 滤波器阶数:级联的滤波器;
• 输出符号速率:0.96Msps;
• 抽取因子:64;
• 载波 NCO 输出频率:15.36MHz;
• 载波 NCO 输出符号速率:61.44Msps;
• 载波 NCO 相位分辨率:32bit;
• 载波 NCO 频率分辨率:0.014Hz;
• 子载波个数:8;
• 工作带宽:64.8MHz~88.8MHz;
• 子载波中心频率:需要用户配置;
• 载扇数(天线数):2;
Lattice Semiconductor Corp. 2
• 通道数:8;
2.2 DUC 设计参数:
• 中频频率:76.8MHz;
• 基带信号调制带宽:100KHz;
• 输入符号速率:0.96Msps;
• 采样频率:0.96MHz;
• DUC 输入位宽: 32bit(I、Q);
• 支持 I/Q 滤波器相同的参数;
• 通带频率:50KHz;
• 阻带频率:450KHz;
• 通带内纹波幅度:<1dB;
• 阻带幅度衰减:>60dB;
• 滤波器阶数:级联的滤波器;
• 输出符号速率:61.44Msps;
• 插入因子:64;
• NCO 输出频率:15.36MHz;
• NCO 输出符号速率:61.44Msps;
• NCO 相位分辨率:32bit;
• NCO 频率分辨率:0.014Hz;
• 子载波个数:8;
• 工作带宽:64.8MHz~88.8MHz;
• 子载波中心频率:需要用户配置;
• 载扇数:1*2;
• 通道数:8;
3 系统设计框图及时钟单元说明
根据用户需求,该设计实现以下两种分集接收方案,在实现的
时候,使用选择编译的方法产生以下两种不同的分集设计。
分集方案一:
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JoshGao
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