基于基于DSP+FPGA的实时视频采集系统设计的实时视频采集系统设计
本系统的设计思路是通过模拟的视频摄像头来获取视频信号,然后采用模数转换芯片SAA71 11A将模拟的PAL
制式视频信号转换为YUV4:2:2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器,来完成
视频信号的缓存和视频帧的合成,通过双RAM的乒乓结构来实现视频帧的完整性,并在完成视频数据的预处理
后,将视频数据传入到DSP中,完成特定的视频处理算法(如压缩等),最后对处理完的视频数据进行传输和存
储。同时,主处理器DSP还负责对视频采集芯片进行初始化配置。其系统硬件结构如图2所示。
图像是自然生物或人造物理的观测系统对世界的记录,是以物理为载体,以介质来记录信息的一种形式。图像信息是人类
认识世界的重要知识来源。据学者统计,人类所得的信息有80%以上是来自眼睛摄取的图像。而事实上,这种静态的图像已
无法满足人们对视频信息的要求。随着人们对视频数据的要求越来越高,高清晰、实时性视频数据量越来越大,视频的实时处
理难度也在逐渐增大。本文给出了一款基于DSP+
1 实时视频采集系统结构实时视频采集系统结构
常见的视频采集系统主要有两种:一种是基于单处理器(单片机、ARM等)的视频采集卡,特点是结构简单,易于实现,缺点
是无法实时地对视频数据完成处理,需要使用外部处理器来完成特定的视频处理算法,因而成本高,升级维护难度大;另一种
是基于主从处理器(ARM+DSP,FPGA+DSP等)的嵌入式视频采集卡,特点是系统高度集成,易于维护升级,可以满足视频采
集的需求,同时可以完成特定的视频算法,成本较低。因此,本文给出了一种基于DSP+FPGA的嵌入式视频采集系统设计方
案。其系统结构框图如图1所示。
2 系统硬件设计系统硬件设计
本系统的设计思路是通过模拟的视频摄像头来获取视频信号,然后采用模数转换芯片SAA71 11A将模拟的PAL制式视频信
号转换为YUV4:2:2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器,来完成视频信号的缓存和视频帧
的合成,通过双RAM的乒乓结构来实现视频帧的完整性,并在完成视频数据的预处理后,将视频数据传入到DSP中,完成特
定的视频处理算法(如压缩等),最后对处理完的视频数据进行传输和存储。同时,主处理器DSP还负责对视频采集芯片进行初
始化配置。其系统硬件结构如图2所示。
2..1 视频采集模块视频采集模块
设计一个视频采集系统的重要环节,通常是将外部的光信号转换成电信号,然后通过专用的视频转换芯片,来将模拟的视
频信号转换为数字视频信号。本设计采用的是模拟CMOS摄像头和
SAA7111A可将PAL制式的模拟视信号频转化为YUV4:2:2的16位数字视频数据,大小为625×720×16 bit,其中25行用作
场回扫,因此,每帧的有效数据有576×720×16 bit。
2..2 视频前端处理模块视频前端处理模块
数字化后的视频数据量一般都十分巨大。为了保证视频数据的完整性和实时性,系统专门设计了视频的前端处理模块。其
主要功能是完成视频数据的缓存,视频帧的合成,乒乓操作以及与DSP的通信。由于FPGA内部能反复编程,可以使系统简
化,减小板卡面积,易于维护,升级方便,因此,本文采用了
由于该视频转换芯片没有提供地址信号,所以需要在FPGA内部设计一个地址产生器,以使数据可以对应的存储起来。
SAA7111A提供有4个重要信号:LLC(参考时钟信号)、HREF(水平参考信号)、VREF(垂直参考信号)、RTSO(奇偶场信号)。
由于PAL制式具有隔行扫描特性,因此,采集的视频数据可被分为奇偶场。因为视频图像处理是针对完整的视频帧,所以
需要将奇偶场的视频数据进行合成。其实现方法是奇偶两部分合成一帧数据,即:偶场地址=基地址O+偏移地址;奇场地址=
基地址E+偏移地址。帧合成操作示意图如图3所示。
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