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xilinx最新FIFO Generator v13.2 中文版

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fifo

v13.2

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FIFO Generator v13.2

LogiCORE IP产品指南

PG057 2017年10月4日

Vivado设计套件

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知识产权事实

LogiCORE IP事实表

核心细节

支持的

用户界面

Native,AXI4-Stream,AXI4,AXI3,AXI4-Lite

资源

提供核心

设计文件加密RTL

例

VHDL

约束

模拟

Verilog行为

（2）

N / A

S / W驱动程序

（4）

经过测试的设计流程

设计入门

模拟

（3）

合成

Xilinx在Xilinx支持网页上提供

工具：发行说明指南。

www.xilinx.com

产品规格

介绍

Xilinx LogiCORE™IP FIFO发生器核心是

完全验证的先进先出（FIFO）存储器需要

按顺序的应用程序的队列存储和检索。核

心提供了一个所有FIFO配置的优化解决方

案并提供最高性能（最高500 MHz）同

时利用最少的资源。通过Vivado®设计套

件交付，您可以自定义宽度，深度，状态

标志，内存类型和写/读端口纵横比。

FIFOGenerator核心支持Native接口

FIFO，AXI存储器映射接口FIFO和AXI4-

Stream接口FIFO。本地接口FIFO核心针对

缓冲，数据宽度转换和时钟域解耦应用程

序，提供有序存储和检索。

AXI存储器映射和AXI4流接口FIFO源自

Native接口FIFO。三个AXI内存映射界面

风格可供选择：AXI4，AXI3和 AXI4-精简

版。

有关每个功能的更多详细信息界面，请参

阅第1章中的功能摘要。

FIFO Generator v13.2

PG057 2017年10月4日

设备

家庭

（1）

UltraScale +™系列，

UltraScale™架构，Zynq®-7000,7系列

支持的

性能和资源利用率网页

设计

试验台 VHDL

文件

XDC

模型

支持的

Vivado设计套件

对于其他支持的模拟器，请参见Xilinx

设计工具：发行说明指南。

Vivado综合

支持

笔记：

1.有关支持的设备的完整列表，请参阅Vivado IP

目录。

2.行为模型不模拟同步延迟。

详细信息请参见第4章中的模拟。

3.FIFO Generator内核支持UniSim仿真模型。

4.有关支持的工具版本，请

参阅Xilinx设计

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第1章

PG057 2017年10月4日

www.xilinx.com 五FIFO Generator v13.2

概观

FIFO Generator内核是一个完全验证的先进先出内存队列，可用于任何内存

应用程序需要

有序存储和检索，实现高性能和区域优化设计。该内核为所有FIFO配置提供优化的解决方案

并在使用最少资源的同时提供最高性能（最高500 MHz）。

该内核支持Native接口FIFO，AXI内存映射接口FIFO和AXI4-Stream接口FIFO。AXI存储器映

射和AXI4-Stream接口FIFO是派生自Native接口FIFO。三种AXI Memory Mapped接口样式

可用：AXI4，AXI3和AXI4-Lite。

该核心可以使用IP目录中的Vivado IP定制器作为完整定制已实施控制逻辑的解决方案，包括

读取和管理写指针和生成状态标志。

注意：存储器映射接口FIFO和AXI4-Stream接口FIFO称为“AXI” FIFO“贯穿本文档。

本机接口

FIFO

可以自定义Native接口FIFO以利用Block RAM，分布式RAM或一些FPGA系列中可用的内置

FIFO资源，可创建高性能，区域优化的FPGA设计。

标准模式和First Word Fall Through是两种可用的操作模式本机接口FIFO。

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第1章：概述

WR_CLK rd_clk

RD_EN

wr_en

DOUT [M：0]

alomost_full

读代理

Prog_full

DIN [N：0]

写时钟

域

读时钟

域

prog_empty_thresh_negate

prog_empty_thresh

injectdbiterr dbiterr

可选的边带

wr_rst rd_rst

RST

图1-1：本机接口FIFO信号图

PG057 2017年10月4日

www.xilinx.com 6FIFO Generator v13.2

AXI接口

FIFO

AXI接口FIFO来自Native接口FIFO，如图1-2所示。三提供AXI内存映射接口样式：AXI4，AXI3

和AXI4-Lite。此外由Native接口FIFO支持的应用程序，AXI FIFO也可用于AXI 系统总线和点对

点高速应用。

AXI接口FIFO不支持内置FIFO和移位寄存器FIFO配置。

在本机接口FIFO支持的相同应用程序中使用AXI FIFO你需要连接到其他AXI功能。AXI FIFO可以

通过集成到系统中使用IP集成商。请参阅“ Vivado Design Suite用户指南：设计IP子系统” 使用

IP Integrator （UG994）[参考5] 了解更多详情。

X-Ref目标 - 图1-1

empty

full

alomost_empty

prog_empty

有效

潜流

prog_empty_thresh_assert

sbiterr

wr_ack

溢出

wr_data_count [P：0]

prog_full_thresh_assert

prog_full_thresh_negate

prog_full_thresh

injectsbiterr

可选的

强制性

写代理

rd_data_count [Q：0]

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第1章：概述

s_aresetn

s_aclk

WR_CLK rd_clk

m_aclk

*有效

wr_en

充分

RD_EN

*准备

*频闪

*用户

域

DIN [N：0] DOUT [N：0]

---

AXI4 MASTER AXI4 SLAVE AXI4 MASTER AXI4 SLAVE

injectdbiterr dbiterr

X12629

图1-3：AXI4-Stream FIFO时序图

www.xilinx.com 7

PG057 2017年10月4日

FIFO Generator v13.2

X-Ref目标 - 图1-2

图1-2：AXI FIFO推导

AXI接口协议使用双向valid和就绪握手机制。该信息源使用valid 信号来显示有效数据或

控制信息的时间可在频道上找到。信息目的地使用就绪信号来显示何时它可以接受数据。

图

1-3 显示了写入和读取的示例时序图对AXI4-Stream FIFO的操作，以及图1-4给出了一个

示例时序图写入和读取操作到AXI存储器映射接口FIFO。

RST

* v a l i d

空

*数据

*频闪

*持续

*用户

*ID

*数据

*持续

*ID

---

写时钟读时钟

wr_data_count [P：0]

溢出

injectsbiterr

prog_full_thresh

rd_data_count [Q：0]

潜流

sbiterr

prog_empty_thresh

prog_full prog_empty

强制性

可选的边带

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请使用vivado2018.3版本中的fifo generator(13.2) IP核实现在fifo中数据写到设置的FIFO深度的一半时，将已经写入的一半深度数据读出，深度设置为256，读数据写数据的位宽都为32位，写时钟频率为1.25MHz，读时钟频率为50MHz，请给出具体ip核配置以及代码

以上就是使用Vivado 2018.3版本中的FIFO Generator IP核实现在FIFO中数据写到设置的FIFO深度的一半时，将已经写入的一半深度数据读出，深度设置为256，读数据写数据的位宽都为32位，写时钟频率为1.25MHz，读时钟频率...

FIFO Generator

- *3* [Xilinx IP解析之FIFO Generator v13.2](https://blog.csdn.net/weixin_42837669/article/details/121734888)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_...

fifo generator v9.3 pg057 december 18, 2012

它的全名是First-In-First-Out Generator，版本是v9.3，其设计与功能经过了改进和更新。 FIFO生成器v9.3主要用于在数据传输中实现通信协议的流控制和缓冲功能。它具有高速的数据存储和检索能力，能够快速地将数据从...

fifo generator

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fifo_generator核

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可以使用Python内置的re模块来进行正则表达式匹配，代码如下： ...然后使用文件操作读取'fifo.v'文件内容，并将其写入匹配到的文件名（即'fifo'）后面加上'.v'的文件中，实现了将'fifo.v'转成fifo.v的效果。

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J_Hang

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