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basys3_VHDL_数字秒表
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更新于2023-03-16
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它具有计时功能。此秒表有两个按键(reset, start)按下reset键后,秒表清零,按下start键后,开始计时, 再次按下start键后, 停止计时, 用FPGA开发板上的两个七段数码管显示时间(以秒为单位),计时由0 到 59 循环。 高级要求(可选):实现基本要求的前提下,增加一个按键(select),用于轮流切换两个七段数码管分别显示百分之一秒,秒,分钟。 规格说明: 1.通过按下reset键(异步复位),将秒表清零,准备计时,等检测到start键按下并松开后,开始计时 。如果再次检测到start键按下并松开后,停止计时。通过不断检测start键,来确定秒表是否开始计时 2.在秒表计时时,七段数码管能够循环的由00…59,00…59…。 3.开始默认两个七段数码管显示秒, 在检测到select键按下并松开后,数码管切换到显示分钟,再次检测到select键按下并松开后,数码管切换到显示百分之一秒,当再次检测到select键按下并松开后,数码管切换到重新显示秒。 4.在秒表停止时,数码管依然能够正常切换显示百分之一秒,秒,分钟。 5.本实验使用FPGA板:basys 3(建project时,需要选择该芯片的型号)。
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深 圳 大 学 实 验 报 告
课程名称: 数字系统现场集成技术
实验项目名称: 实验一 设计数字秒表
学院: 信息工程学院
专业: 集成电路与集成系统设计
指导教师:
报告人: 学号: 班级:
实验时间: 201 6
年
3
月
30
日
教务部制
一、实验要求:
它具有计时功能。此秒表有两个按键(reset, start)按下 reset 键后,秒表清零,按下 start
键后,开始计时, 再次按下 start 键后, 停止计时, 用 FPGA 开发板上的两个七段数码管
显示时间(以秒为单位),计时由 0 到 59 循环。
高级要求(可选):实现基本要求的前提下,增加一个按键(select),用于轮流切换两个
七段数码管分别显示百分之一秒,秒,分钟。
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开始 100M 时钟
规格说明:
1. 通过按下 reset 键(异步复位),将秒表清零,准备计时,等检测到 start 键按下并松开
后,开始计时 。如果再次检测到 start 键按下并松开后,停止计时。通过不断检测 start
键,来确定秒表是否开始计时
2. 在秒表计时时,七段数码管能够循环的由 00…59,00…59…。
3. 开始默认两个七段数码管显示秒, 在检测到 select 键按下并松开后,数码管切换到显
示分钟,再次检测到 select 键按下并松开后,数码管切换到显示百分之一秒,当再次检
测到 select 键按下并松开后,数码管切换到重新显示秒。
4. 在秒表停止时,数码管依然能够正常切换显示百分之一秒,秒,分钟。
5. 本实验使用 FPGA 板:basys 3(建 project 时,需要选择该芯片的型号)。
二、设计 ASM 图
时钟上升沿加 1
满 9 进 1 满 5 进 1 满 9 进 1 满 9 进 1 满 9 进 1
三、basys3 原理图
按键部分
500hz
100hz
分 2
秒 1
秒 2
秒 3
秒 4
分 1
按 键 ( 开 始 / 暂
停)
标志位 1
标志位 0
按 键 切 换 显 示 秒 ,
分,百分之一秒,不
同 状 态 传 送 不 同 个
位,百位
数码管扫描显示,用标志位在每
次时钟上升沿改变个位百位的显
示
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数 码 管
显 示 部
分
四、
VHDL 代 码 及
注释讲解
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity clock is
Port (clk,reset,key_start,key_show:IN std_logic;
dout :OUT std_logic_vector(6 DOWNTO 0); --各段数据输出
en : OUT std_logic_vector(3 DOWNTO 0)); --数码管使能输出
end clock;
architecture go of clock is
signal clk_100:std_logic;
signal clk_500:std_logic;
signal start:std_logic; --用于标记开始,停止
signal count1:integer range 0 to 499999; --首先进行时钟分频,分成
100hz 的,用于计数;
signal count2:integer range 0 to 99999; -- 首先进行时钟分频,分成
500hz 的,用于扫描,按键检测;
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