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Xilinx Virtex-4 ML410开发板原理图强烈推荐

Xilinx

Virtex-4

ML410

需积分: 50 39 下载量 182 浏览量更新于2023-03-16 评论 2 收藏 1.5MB PDF 举报

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Xilinx Virtex-4 ML410开发板原理图（含DDR DDR2 SATA PCI PCI-Express Ethernet，共80多页，20层板）强烈推荐！

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SCH P/N

Sheet

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1234

4 3 2 1

Sheet Size: B Rev:

Drawn Byof

ART P/N

FAB P/N

0531499

1280372

0381203

NOSTUFF ITEMS ARE NOT POPULATED ON THE PCB.

NOSTUFF DISCRETES AND COMPONENTS.

NOTE: PLEASE REVIEW THE ML410 BOM FOR ITEMS DESIGNATED AS "NOSTUFF".

PCB ARTWORK

XILINX PART NUMBERS

SCHEMATICS

PCB FABRICATION

THE ML410 BOM CONTAINS THE MOST ACCURATE INFORMATION ABOUT

0531499

1280372

0381203

TABLE OF CONTENTS

8-22-2006_9:53

SCHEM, ROHS COMPLIANT, ML410 VIRTEX-4 EVAL PLAFTORM

CON_SMA_ST

VCC3V3

VCC2V5

SOCKETED

14-PIN DIP

VCC2V5

VCC2V5 VCC2V5

SOCKETED

14-PIN DIP

CON_SMA_ST

VCC2V5

GND OUT

VCC

33.0000MHZ

SG-636PDE

OSC

PKG_TYPE=TSSOP-16

DEVICE=DS90CP22

OUT1-

OUT1+

GND

OUT0-

OUT0+

EN1

EN0

IN1-

IN1+

VCC

IN0-

IN0+

SEL0

SEL1

NC1NC

VCC3V3

VCC2V5

VCC2OE2

VCC1

GND OUT

OE1

SG-531PCW

OSC

XXXMHZ

GND OUT

VCC1

VCC2OE2

OE1

MB2100H

OSC

100MHZ

SCH P/N

Sheet

Date:

Title:

Ver:

1234

4 3 2 1

Sheet Size: B Rev:

Drawn Byof

ART P/N

FAB P/N

0531499

1280372

0381203SEL0 SEL1 Q0 Q1

0 1 IN0 IN1

1 0 IN1 IN0

1 1 IN1 IN1

0 0 IN0 IN0

Place R53,R54 close to U37

8-22-2006_9:53

CLKS: USR,MGT,SYSACE

SCHEM, ROHS COMPLIANT, ML410 VIRTEX-4 EVAL PLAFTORM

7 8

114

NOSTUFF

114

7 8

X10

CLK_SEL0

CLK_SEL1

SGMIICLK_NQO

SGMIICLK_QO

R53

100-DNP

R54

100-DNP

0.01UF

C591

0.01UF

C526

0.01UF

C525

0.01UF

C590

R411

34.0

2 3

CLK_SEL1

CLK_SEL0

R29

4.7K

R28

80.6

J21

J20

J17

130

R407

0.1UF

C193

3 4

SW6

R30

4.7K

XS10

R448

4.75K

R447

24.9

0.1UF

C581

USER_CLK2USER_CLK2_R

R410

34.0

18.2

R412

0.1UF

C542

R422

R421

4.75K

SYSACE_FPGA_CLK

SYSACE_CLK_R

SYSACE_CLK_OE

SYSACE_CLK

USER_SMA_CLK_P

XS6

24.9

R366

C446

0.1UF

R367

4.75K

USER_CLKSYSUSER_CLKSYS_R

SYSACE_CLK_OSC

MGTCLK_P_110

MGTCLK_N_110

R200

100

CLK125_NQO

CLK125_QO

R282

100

MGT_SMA_CLK_P

MGT_SMA_CLK_N

R375

80.6

J36

130

R297

USER_SMA_CLK_N

VCC2V5

LT1763CS8

BYP

GND3

GND6

GND7

IN OUT

ADJ

SHDN

VCC3_PCI

VCC5V

SCH P/N

Sheet

Date:

Title:

Ver:

1234

4 3 2 1

Sheet Size: B Rev:

Drawn Byof

ART P/N

FAB P/N

0531499

1280372

0381203

NOTE: TRC_CLK RESISTOR ALLOWS CLOCK TERMINATION

TO BE ADJUSTED INDEPENDENTLY OF OTHER I/O.

THE VALUES ARE UNUSUAL RELATIVE TO THE LT1763 DATASHEET.

FROM XAPP653. THIS DESIGN IS INTENDED TO SINK CURRENT

1206 1206

THROUGH THE 1206 RESISTORS WHEN THE CLAMP DIODES ON

THE FPGA ARE CONDUCTING DURING OVERSHOOT. THIS IS WHY

NOTE: THE COMPONENT VALUES FOR THIS REGULATOR ARE TAKEN

CLOCKS BE PULLED LOW WHEN THE

NOTE: THE PCI SPEC RECOMMENDS THAT

BUS IS NOT ACTIVELY CLOCKED.

NOTE: PCI_CLK RESISTORS ALLOW CLOCK TERMINATION

TO BE ADJUSTED INDEPENDENTLY OF OTHER I/O.

8-22-2006_9:53

PCI_SUPPLY ........

SCHEM, ROHS COMPLIANT, ML410 VIRTEX-4 EVAL PLAFTORM

4.75K

R438

24.9

PCI_P_CLK4_R

PCI_P_CLK5_R

7,25

PCI_P_CLK4

PCI_P_CLK5

6,7

R435

PCI_FPGA_IDSEL

PCI_P_AD24

7,25,27,29,31,33

R437

24.9

R434

24.9

PCI_P_CLK3_R PCI_P_CLK3

7,33

R49

24.9

PCI_P_CLK1_R PCI_P_CLK1

7,29

R50

24.9

PCI_P_CLK0_R

7,27

PCI_P_CLK0

R382

4.75K

R439

4.75K

R164

4.75K

7,25

PCI_P_CLK4

PCI_P_CLK5

6,7

PCI_P_CLK3

7,33

PCI_P_CLK1

7,29

7,27

PCI_P_CLK0

R427

R426

FPGA_SCL

IIC_SCL

IIC_SDA FPGA_SDA

26.1

R454

38.3

R455

C237

3.3UF

6.3V

22UF

C236

10V

8 1

U41

24.9

R31

R440

4.75K

9,19,20,46

FPGA_INIT

TRC_CLK

TRC_CLK_R

24.9

R545

ATCB_CLK

ATCB_CLK_R

VCC3V3

VCC2V5

VCC3V3

SCH P/N

Sheet

Date:

Title:

Ver:

1234

4 3 2 1

Sheet Size: B Rev:

Drawn Byof

ART P/N

FAB P/N

0531499

1280372

0381203

I2C ADDR2 = 0xA8

SIGNALS IS INTENDED TO ALLOW THE

NOTE: THE PINOUT OF THE DDR2 DQ AND DQS

USE OF LOCAL CLOCKING RESOURCES

AS DESCRIBED IN XAPP609.

DDR2 DECOUPLING

8-22-2006_9:53

SCHEM, ROHS COMPLIANT, ML410 VIRTEX-4 EVAL PLAFTORM

0.01UF

C159

0.1UF

C158

VREF_DDR2

10,11,12,21,23

0.01UF

C156

0.1UF

C157

10,11,12,21,23

VREF_DDR2

0.01UF

C190

0.1UF

C179

10,11,12,21,23

VREF_DDR2

R23

0.01UF

C139

4.75K

R21

R22

R20

4.75K

R19

C144

0.1UF0.1UF

C147

0.1UF

C143C148

0.1UF

C150

0.1UF0.1UF

C151

0.1UF

C146

0.1UF

C142C149

0.1UF

C140

0.1UF0.1UF

C145C141

0.1UF

4.75K

R16

0.1UF

C138

0.1UF

C152

DDR2_SA0

10,11,12,21,23

VREF_DDR2

DDR2_SDA

DDR2_SCL

6,35,45

IIC_SDA

6,35,45

IIC_SCL

DDR2_RST_N

DDR2_SA2

DDR2_SA1

MPZXX

VCC1V8

VCC2V5

VCC1V8

VCC1V8VCC1V8

DEVICE=ICS97U877K

VDDQ9

FB_OUTT

FB_OUTC

FB_INC

FB_INT

VDDQ8

CLKT7

CLKC7

VDDQ7

CLKC6

CLKT6

CLKT5

CLKC5

VDDQ6

CLKC0

CLKT0

CLKT1

CLKC1

CLKC3

CLKC4

CLKT4

VDDQ5

CLKT9

CLKC9

CLKC8

CLKT8

VDDQ4

GND

VDDQ3

AVDD

AGND

VDDQ2

CLK_INC

CLK_INT

CLKT2

CLKC2

VDDQ

CLKT3

THERMPAD

SCH P/N

Sheet

Date:

Title:

Ver:

1234

4 3 2 1

Sheet Size: B Rev:

Drawn Byof

ART P/N

FAB P/N

0531499

1280372

0381203

NOTE: MODE BITS HAVE INTERNAL PULLUPS AND DEFAULT

TO SLAVE-SERIAL MODE. THERE MAY BE SOME

HOWEVER SLAVE-SERIAL MODE IS KNOWN TO WORK.

CONFLCITS BETWEEN THE JTAG MODES AND ICAP

All DDR2_CK* to be length matched

DDR2_PLL_FB* to be length matched to DDR2_CK*

8-22-2006_9:53

FPGA CONFIG AND MISC I/O

SCHEM, ROHS COMPLIANT, ML410 VIRTEX-4 EVAL PLAFTORM

U26

AVDD_PLL

0.1UF

C804

100

R480

DDR2_CK0_N

DDR2_CK0

100

R481

DDR2_CK1_N

DDR2_CK2_N

DDR2_CK1

DDR2_CK2

C808

0.01UF

C807

0.01UF

4.75K

R403

NOSTUFF

R395

4.75K

NOSTUFF

4.75K

R397

NOSTUFF

FPGA_MODE_2

FPGA_MODE_1

FPGA_MODE_0

FPGA_HSWAP

4.75K

R384

R449

FPGA_PWRDWN_B

4.75K

R452

FPGA_DONE

4.75K

R389

4.75K

R413

FPGA_CCLK

SW4

FPGA_PROG_B

C805

0.01UF

C806

0.01UF

C809

0.01UF

DDR2_PLL_CLKIN

DDR2_PLL_CLKIN_N

C803

10UF

DDR2_PLL_FB_N

DDR2_PLL_FB

C607

0.01UF

C606

0.01UF

C605

0.01UF

C604

0.01UF

1 2

FB1

R386

2200PF

C608

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