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XAPP489 (v1.0) 2006 年 10 月 31 日 www.xilinx.com/cn 1
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提要 本应用指南针对 FT256 1 mm BGA 封装的 Spartan™-3E FPGA,讨论了低成本、四至六层、
大批量印刷电路板 (PCB) 的布局问题,同时探讨高速信号和信号完整性 (SI) 因素对低层数 PCB
布局的影响。本应用指南的读者为设计工程师、管理人员和 PCB 布局人员,他们对与 SI 相关
的设计问题应当已经有所了解。本应用指南主要讲述 FT256 封装的 Spartan-3E 器件,但这些
信息也适用于同等的 FG256 封装,其中包含的通用指南可用于优化其他器件和封装的电路板
布局。
简介 左右 PCB 成本的主要因素有两个:制造能力和产量。设计低成本 PCB 的规则取决于 PCB 生产
设备能按最低价格制造出什么。这一现实情况还决定着在既保持低成本又适于大批量制造的电
路中可实现的 PCB 层数。遗憾的是,市场对增加可编程逻辑的封装引脚数的需求意味着更小
的形状因数,因此加大了对 PCB 布局成本的压力。尽管如此,如果使用 FT256 1 mm 球栅阵列
(BGA) 封装的 Spartan-3E FPGA,仍然能以尽量低的成本设计出四层电路板。
如果用外来设计规则 (如 1 mils 迹线与间隔)设计电路板,则可选的制造方案有限,且成本高
昂。一密耳即千分之一英寸,亦称一
英毫
,等于 0.0254 毫米。某些北美厂家或许能够用这些
规则制造电路板,但将此种 PCB 制造工艺搬到亚洲的主流生产设备上却不大可能大幅度降低
成本。随着产量的提高,有更多厂家乐于制造电路板以降低成本,但是,达到可接受的成本所
需的时间可能比产品的寿命还要长。本应用指南即针对这一情况提出能改进制造方案和降低成
本的一些解决办法。
尽量降低成本的
PCB 设计规则
表1 所示为不同制造地点大量生产不同层数 PCB 的制造成本。层越多,制造成本越高;具体
成本因产量和市场条件而异。
应用指南: Spartan-3E 系列
XAPP489 (v1.0) 2006 年 10 月 31 日
针对 Spartan-3E FT256 BGA 封装的四层和六层
高速 PCB 设计
R
表 1:
PCB 制造成本
制造地点
成本 (美元 / 平方英尺)
(1)
2 层 4 层 6 层
美国国内 0.18 0.22 0.24
亚洲 0.13 0.16 0.17
注:
1. 这是 2004 年中期估算的成本,假定板材利用率为 100%,未包括不可用面积 (如划线截去的面积)。
球栅间距、引出路径和扇出端
XAPP489 (v1.0) 2006 年 10 月 31 日 www.xilinx.com/cn 2
R
表2 所列为业界广泛接受、能尽量降低制造成本的制造规则。例如,小迹线的公差难以控制;
而设计迹线宽度不小于 5 mils 的 PCB (如表2 所示)可尽量降低制造成本。
球栅间距、引出
路径和扇出端
FT256 BGA 封装遵循表2 中迹线宽度和间隔的制造规则,其 BGA 球栅间距为 1 mm/40 mils。
如图1 所示,FT256 封装的所有信号都集中在两层上 (例如顶层和底层)。
FT256 封装的阵列大小为 16 x 16 个焊球。忽略分布在周围的电源焊球,从一层上引出三个外
围焊球环,这种能力仅从顶层就可以最多引出 156 路信号。图2 所示为 XC3S500E 演示板顶信
号层上由三个外围行组成的完整信号扇出的一个四分之一扇面。
表 2:
有助于尽量降低成本的制造规则
特征尺寸 英制 (mils) 公制 (mm)
BGA 球焊盘直径 15 0.381
迹线宽度 5 0.127
间隔 5 0.127
过孔外径 23 0.584
过孔外径 12 0.305
图 1:
FT256 封装的两个信号层
5 mil
Wide
Traces
Package
Outer Edge
15 mil Diameter
Landing Pads
Inter-Ball
Area
Escape Trace
5 mils
Spacing 5 mils
Main Board A
6 mil Trace and Space
X489_01_050106
球栅间距、引出路径和扇出端
XAPP489 (v1.0) 2006 年 10 月 31 日 www.xilinx.com/cn 3
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这个扇出图案是对称的,适用于全部四个四分之一扇面。所有迹线和过孔格局都是呈扇形从阵
列中心向外展开。
对底层其余内部焊球行用过孔重复这一做法,便可最多引出 84 个信号引脚。图3 所示为演示
板底层上所用的引出路径。因为 Spartan-3E FT256 封装中心下方的电路板上有许多接地引
脚,所以 FT256 封装的所有引出路径都可通过邻近的过孔直接接地。在紧靠 BGA 封装区域的
外沿,引出迹线至少可以散开成 6 mils 宽外加 6 mils 间隔。
图 2:
顶层的一个四分之一扇面
图 3:
底层上的迹线引出路径
X489_02_033006
X489_03_032306
过孔位置
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过孔位置 应尽可能将信号过孔限制在球栅中部,使过孔朝向焊盘外侧。如果不控制过孔的位置和尺寸以
有效布置引出路径,则过孔有可能阻塞引出路径。Spartan-3E FPGA 的大多数电源引脚都位于
阵列中部,所以这些引脚所需的过孔阻塞引出路径的可能性极小。
图4 所示为 XC3S500E FT256 封装的完整扇出。因为对称的过孔形式允许将 2 至 3 行焊球引出
到顶层,所以只用两个信号层即可引出所有信号。I/O 信号的过孔显示为黄褐色。所有其他过
孔均为电源过孔,如表3 所定义。
图5 仅显示 FT256 封装中过孔的四分之一,以便放大显示过孔的形式和对称性。
图 4:
过孔位置和扇出
表 3:
过孔类型图例
颜色 电压 (V) 信号
绿 0 地
粉 2.5 V
CCAUX
深蓝 1.2 V
CCINT
浅绿 多种 V
CCO
黄褐 多种 I/O
X489_04_081206
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