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JESD204B 的 AXI4-Lite 时序分析
1 前言
本人在写 JESD204B 的 AXI4-Lite 配置接口时,发现对端口时序的理解和常
规的理解不一样,因此写这篇文章以作记录,具体如下。
1.1 写时序异常
按常规理解的时序图(参照 SRIO)写出来的代码,ready 是因,valid 是果。
在仿真时发现在时钟复位配置好后,ready 信号并没有按想象中一样,会先拉高
来等待输入数据。ready 信号是一直为 0 的。
检查配置情况发现配置没有错误,然后对比 JESD204B ip 核的 demo 文件仿
真图,发现 ready 信号要先等 valid 信号有效后才会输出一个时钟的有效信号。
这成了 valid 是因,ready 是果。因果和常规理解的是反着的。
具体的情况见第 3 节。
1.2 读时序异常
按常规理解的时序为,ready 准备好后,输入读取的地址并且 valid 有效时,
ready 会拉低去处理内部信号,在输出对应地址数据后,再次拉高等待下一次读
取。
但是 JESD204B 的 ip 中 AXI4-Lite 配置接口的读 aready 是隔一段时间输出
一个固定的 2 个时钟高 ready。即使是在 availd 拉高后 aready 也不会根据 availd
拉低,依然是输出固定的 2 个时钟高信号。这导致我们在需要连续读取内部数据
时,不能单纯的把 aready 当成读取下一个地址准备好的依据。
具体情况见第 4 节。
2 JESD204B 的 AXI4-Lite 接口功能
AXI4-Lite 部分的接口是用于配置 JESD204 core 的寄存器,其中有一些关
键参数是必须要配置的,比如:
a) M:(converters/device):AD/DA 器件的转换通道数
b) L:(Lanes per Link):接的通道线数量,即占用 GTX 线数
c) LR:(Line Rate):单根线(通道)的速率,LR=(M*S*N’*10/8*FC)/L,FC
为采样率;
d) F:(octets per frame):每帧包含的字节数,F=(M*S*N’)/(8*L);
e) K:(frames per multiframe):一个多帧包含多少个帧,根据 AD/DA 手册填
写,一般是 32;
f) N:转换器的分辨率;
g) N’:word 的长度,4 的倍数,N’=N+CS+T,CS 是控制位,T 是尾码;
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