基于CadenceAllegroSI16.3的信号完整性仿真 - CSDN文库

信号完整性

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基于Cadence Allegro SI 16.3的信号完整性仿真

信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时

候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级

设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元

件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、

过冲与下冲、振荡、信号延迟等。

信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延

迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。

反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在

传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高

速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，

反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。

根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很

强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引

起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的

传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同

的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不

可忽视的因素。

串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪

声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿

速率低于1ns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生

交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线

间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence

的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB

的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指

定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高

或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足

要求的最小间距和最大并行长度。

过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一

个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保

护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数

据错误。它们可以通过增加适当端接予以减少或消除。

在Cadence的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在

接收和驱动器件的IBIS模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传

输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的

数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB软件

Allegro中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的

宽度(需提前设好叠层的顺序和各参数)。选择电阻匹配的方式也有多种，包括源端端接和并

行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、

星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择

方式。

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评论2

zhangchengjkd

2017-11-28

feichanghao,就是下载容易失败！

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