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从仿真到硬件加速仿真–可完全重复使用的UVM架构.pdf
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更新于2023-03-16
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本白皮书介绍了具有加速功能的 UVM 架构、阐述了这种架构的需求原因、创建方法及其优势。只要遵循本文提出的原则,用户就能编写可直接在加速中重复使用的模块级 UVM 环境。这种方法在各种客户环境中均已获得了显著的成效,性能比纯仿真提高了 50 ~ 5000 倍,并显著地减少了加速用验证平台的开发时间。通过这种新方法,用户可以拥有一整套适用于模块、子系统和系统级验证的解决方案。
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从仿真到硬件加速仿真
—
可完全重复使用的
UVM
架构
www.mentor.com
2
概述
Wilson Research Group
公司于
2012
年 进 行 的 功 能 验 证 研 究 表 明 ,在
ASIC
和
FPGA
开 发 过 程 中 ,一 半 以 上 的 时
间花在了设计验证上,而这是有原因的。很多设计缺陷如果不能在早期阶段进行隔离和修复,后期会更难以
解决,成本也会成倍增加。因此,确保验证过程完整非常重要,在流片之前尽可能多地验证各种场景。这一点
则与范围更大的半导体生态系统技术进步形成鲜明对比,后者是尽量缩短芯片面市的时间。图
1
显示了验证
过程中工程师在各种任务上花费的平均时间。
测试计划
验证平台开发
创建并运行测试
调试
其他
图
1.
各种不同验证活动所花费的时间
资料来源:
Wilson Research Group
公司和
Mentor Graphics
公司,
2012
年功能验证研究
在会签时,应务必确保验证计划中的所有测试项目均已完成并通过了验证,达到了恰当的覆盖率指标。为加
快 验 证 过 程 ,需 要 做 到 以 下 两 点 :
■ 最大程度地重复使用,减少测试所需的开发时间。
■ 加快验证速度,减少进行测试、调试和迭代所需的时间和工作量
在过去几年中,业界一致将
UVM
(通用验证方法学)作为标准验证方法,因为其可同时实现横向(从设计到设
计)和纵向(从模块到子系统再到全芯片)的重复使用。随着整个半导体行业都逐步采纳这一种通用方法,验
证
IP
开发者也必须推出与
UVM
兼容的器件。
UVM
的迅速普及也说明了这方面的确存在巨大的市场需求。
不过,
UVM
的应用并未能满足验证流程中的另一个重要需求:在短时间内针对超大数量的测试项目进行测
试、调试和指标收集的能力。这一能力与每项测试的速度直接相关,当然,也与所用的技术和工具相关。
在验证过程中,工程师通常会用到各种工具。他们会用逻辑仿真器进行模块级验证,传统仿真速度为每秒
10-1000
个时钟周期。然而,随着设计规模的不断增大,逻辑仿真器的性能就会大幅下降,在实践中无法用于
系统级的集成测试。仿真速度还受到运行设计时所需时钟周期数的限制;例如,即使在中等规模的设计中,
全视频祯也需要消耗大量时钟周期,进行纯软件仿真时就会运行很长时间。
从仿真到硬件加速仿真
—
可完全重复使用的
UVM
架构
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3
硬件加速器旨在弥补这一缺憾。在硬件加速器中可以模拟实际使用的硬件,因而运行速度可达到每秒数百万
个时钟周期。事务性加速又称为仿真加速,是硬件加速仿真的一种特殊使用模式,在这种模式中,硬件加速
器中的
RTL
设计可以与工作站上运行的验证平台进行交互。过去几年中,人们对这种模式的兴趣与日俱增,
从而有力推动了硬件加速仿真的发展,促使其更加易用和普及。有些设计可能需要运行数百万个时钟周期才
能获得全覆盖率或测量各种性能指标,对于这些设计,现在甚至在模块级也会采用硬件加速仿真。
需 要 注 意 的 是 ,由
UVM
方法实现的重复使用模式在硬件加速仿真环境下必须继续大力推行。本文档描述了
一种编写
UVM
验证平台的方法,平台不仅可用于软件仿真,也可用于硬件辅助加速。该方法来源于硬件加速
仿真的原则,作为一种可重复使用的验证方法,应具有以下优点:
互操作性:用户应能同时在纯仿真和硬件加速仿真中运行同样的环境,仿真与硬件加速仿真不应使用各自独
立的代码库。该方法在用于硬件加速仿真之后,应能继续发挥作用。
灵活性:
SystemVerilog
已成为最受欢迎的验证语言,其主要优势是可以采用面向对象的设计模式创建动态的
验证平台。这种语言(和
UVM
一样)可提供多种不可综合的高级功能,例如随机约束、功能覆盖率、实现序列
可配置的
SystemVerilog
类等,可以更加容易地构建验证环境。硬件加速仿真的方法必须继续在验证平台中
应用这些元素。
性能:用户必须用此模型获得最佳性能,性能应能证明此方法的应用合理性,速度必须比纯软件仿真快几个
数量级。
在构建加速用验 证平台时,
UVM
验证平台模型中有两个基本组件:
■
HDL
静态组件
—
包括
DUT
—
以全加速时钟速度在硬件加速器上运行
■
HVL
动态验证平台—
行为部分
—
在工作站仿真器上 运行
这两个组件是彼此完全独立的单独域。不过,
HDL
和
HVL
域之间有可以交互,偶尔的交互可实现性能最大
化。其中一个最佳方法是远程过程调用
—
在
HDL
中定义的函数可从
HVL
调 用 ,反 之 亦 然 。
双顶层
UVM
架构
在传统的
UVM
验证平台上,一个顶级模块即可囊括验证平台的所有元素,其中包括验证环境中的所有组件、
时钟和复位发生器、
RTL DUT
以及任何
SystemVerilog
接 口( 与
DUT
外 部 管 脚 绑 定 ,方 便 各 验 证 环 境 组 件 、各
连接和支持逻辑对其进行访问)。
采用基于类的动态验证组件(例如
UVM
驱动器或监视器等)后,访问用于接口驱动或信号采样的管脚是通过
SystemVerilog
虚拟接口句柄(指向实体接口的指针)来完成的。虚拟接口是
UVM
验 证 平 台 或 任 何 动 态 的 、面
向对象的
SystemVerilog
验证平台与静态创建的
HDL
模型之间的既定连接方式。
从仿真到硬件加速仿真
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可完全重复使用的
UVM
架构
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module top_tb;
import uvm_pkg::*;
import test_pkg::*; // Import the test package
// Instantiate the static interfaces to the DUT
axi_if AXI();
ddr2_if DDR2();
// Instantiate the DUT
DUT dut_inst (….);
// UVM initial block, which adds the virtual interface handle to config db:
initial begin
uvm_config_db #(virtual axi_if)::set(“VIRTUAL_INTERFACE”, “”, “AXI”, AXI);
uvm_config_db #(virtual ddr2_if)::set(“VIRTUAL_INTERFACE”, “”, “DDR2”, DDR2);
run_test();
end
endmodule: top_tb
图
2.
单顶层
UVM
架构
这种做法虽然适用于仿真,但对硬件加速仿真仍存在缺憾。对硬件加速仿真来说,需要采用两个不同的顶级
模 块 层 次 结 构(
HVL
和
HDL
)。因此,在建模时需要将可综合及静态的组件(所有直接与
DUT
交互的组件以
及
DUT
本身)封装在单独的层次结构中(称为
HDL_TOP
),将验证平台的所有行为组件置于其顶部模块
HVL_TOP
中 。来 自
HDL_TOP
模块的虚拟接口句柄可通过共享的
uvm_config_db
封装转递给
HVL_TOP
。
配置数据库
uvm_cong_db #(virtual axi_if )
bus_driver
axi bus if
AXI Bus
dut top
MAC
slave mem
tb top
test
env
bus agent
bus_driver
图
3.
双顶层
UVM
验证平台的架构
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