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首页Serial RapidIO Gen2 Endpoint v4.0-PG007阅读笔记中文版
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1. 总体概述
SRIO Gen2 Endpoint IP 由物理层、传输层及逻辑层组成,自带可配置
buer design、reference clock module、reset module 及
conguration fabric reference design。支持 1x、2x、4x lane widths,
支持 per-lane speeds of 1.25、2.5、3.125、5.0 及 6.25Gbaud。SRIO
Gen2 使用 AXI4-Stream 接口用于高速数据传输。
逻辑层定义了操作协议和包格式。
传输层提供端点器件间传输包所需的路由信息。
物理层定义器件级接口的细节,如包传输机制、流量控制、电气特性 和低
级错误管理。
1.1 SRIO 系统预览
图一 Serial RapidIO System Overview
SRIO Gen2 是逐层传递数据的
srio_gen2_<core_version>_uniedtop 包含 LOG,BUF 及 PHY;
<component_name>_block 包含
srio_gen2_<core_version>_uniedtop、srio_gt_wrapper 及
conguration fabric reference design;
<component_name>_support 包含
<component_name>_block、clock module、 reset module 及 GT
COMMON module(7 series);
<component_name>集成完整的 SRIO Gen2 Endpoint 信息。
2. 逻辑层接口介绍
由图一可以看到逻辑层有三种接口:User Interface、 Transport
Interface、Conguration Fabric Interface,具体如下:
图二 逻辑层接口
2.1 Status
2.2 User Interface
主要包含一系列 I/O ports 和三类可选的 ports,主要是用来发包和收包解
析。对于使用哪些接口,在 FPGA 开发过程中,可以在 IP core 进行配置,实
现时,每种事物根据事物的类型接入对应的 port 中。
其中,任何支持 I/O 事物传输的都将在 I/O ports 收发,如
NWRITEs、NWRITE_Rs、SWRITEs、NREADs 和 RESPONSEs 等事物;
MESSAGE 事物则可以在 I/O ports 传输,也可以在专用的 messaging port
传输;DOORBELL 事物不管有没有 message port,都将使用 IO port 进行传
输;如果定义了 maintenance 接口,那么 maintenance 事物将通过
maintenance 接口进行传输;如果使用了 User-dened 接口的话,那么用户
自定义的、系统不支持的或者未指明接口的事物将可以采用这种 User-dened
接口,如果未使能 User-dened 接口,那么上面提到这 3 种事物包将被丢弃。
2.2.1 必备的 I/O Port
IO port 支持 2 种格式:HELLO format 和 SRIO stream。对于模式和
包格式的选择都需要在创建 IPcore 的时候选定好,并且 IO ports 里面所有的
channels 都必须使用相同的包格式。
IO ports 配置成 condensedIO 模式主要是为了减少 channels 数,此时
只有一个 AXI4-stream 用来收发数据。在这种模式下,SRIO 的 IO port 很接
近于 PCIE 的 AXI 总线。(注意端口命名的参考是 LOG 层).
initiator/Target 允许在远端的 initiator 发起事物并把本地的 endpoint
作为事物传送目标。从下面其接口图可以看出,其实感觉有点类似 IIC,规定什
么时候谁为 master,向 slave 发起操作,故具备了 2 套独立的 AXI4-stream
用来收发数据。
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