cadence约束规则设计

1， 添加库：setup/user preferences/paths/libraby 里面修改 padpath 和 psmpath。如图

2，线宽约束

默认线宽 DEFUALT：8mil，过孔选择：VIA100-50-120

电源线宽：20mil

Setup/constraints/physical/all layers option/create/physical cset/LW_20MIL。

把电源网络，地线，晶振管脚设置成 LW_20MIL

在 net/all layers 下 ， 将

VCC12N,VCC12P,VCC1V2,VCC3V3 ， VCC5V,GND,GND1V2 ， CYVDD,OSC_POWER

在 spacing constraints set/all layers 下 创 建 Space_12mil 和 space_20mil 属 性 。

成 SPACE_12MIL。