32位单精度浮点乘法器的FPGA实现 - CSDN文库

4星 · 超过85%的资源需积分: 10 128 浏览量更新于2023-03-16 评论收藏 125KB DOC 举报

身份认证购VIP最低享 7 折!

领优惠券(最高得80元）

资源详情

资源评论

资源推荐

32 位单精度浮点乘法器的 FPGA 实现

作者：村口的桥来源：博客园发布时间：2009-05-05 23:16阅读：525 次原文链接 [ 收

藏 ]

摘　要: 采用 Verilog HDL 语言, 在 FPGA 上实现了 32 位单精度浮点乘法器的设计, 通过采用

改进型 Booth 编码，和 Wallace 树结构, 提高了乘法器的速度。本文使用 Altera Quartus II 4.1

仿真软件, 采用的器件是 EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用 0.5CMOS

工艺进行逻辑综合。

关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真

随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。乘法器完成一

次乘法操作的周期基本上决定了微处理器的主频, 因此高性能的乘法器是现代微处理器中的

重要部件。本文介绍了 32 位浮点阵列乘法器的设计, 采用了改进的 Booth 编码, 和 Wallace

树结构, 在减少部分积的同时, 使系统具有高速度, 低功耗的特点, 并且结构规则, 易于 VLSI

的实现。

1　乘法计算公式

32 位乘法器的逻辑设计可分为: Booth 编码与部分积的产生, 保留进位加法器的逻辑, 乘法阵

列的结构。

1.1　Booth 编码与部分积的逻辑设计

尾数的乘法部分,本文采用的是基 4 Booth 编码方式, 如表 1。首先规定 A

m

和 B

m

表示数据 A

和 B 的实际尾数,P 表示尾数的乘积, PP

n

表示尾数的部分积。浮点 32 位数, 尾数是带隐含位

1 的规格化数, 即: A

m

=1×a

22

a

21…

.a

0

和 B

m

= 1 ×b

22

b

21

.…b

0

, 由于尾数全由原码表示,相当于无符

号数相乘, 24 × 24 位尾数乘积 P 的公式为:

本内容试读结束，登录后可阅读更多

下载后可阅读完整内容，剩余3页未读，立即下载

评论2

千宇宙航

2014-07-11

帮助很大，正愁着不知道怎么进行小数的乘法呢。

majijuncekong

粉丝: 0
资源: 5

会员权益专享

图片转文字

全年可省5，000元立即开通

最新资源

资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！点击此处反馈