VHDL原理图编辑8位全加器实验报告_quartus18一位全加器vhdl - CSDN文库

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四、实验步骤

（一）创建工程

1、选择菜单 file—New Project Wizard，选择保存位置，并命名工程名

2、将设计文件加入工程。

3、选择仿真器和综合类型，目标芯片 EP2C5T144C8。

4、设置相关参数

（二）原理图设计

1、在 QuartusII 操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”

建立新的原理图编辑窗口。

2、在编辑窗口右击选择 Insert——Symbol，将相关元件调入原理图编辑窗口中，

并连接好电路，在元件上双击后可以更改各输入引脚名。

3、保存到工程建立的目录文件夹

4、将设计项目设置成可调用的文件。在打开原理图文件的情况下，选择 File

—Create/Update—Create Symbol Files for Cureent File,即可将当前文件变成一个元件

符号存盘，以待在高层次设计中调用。如半加器 h_adder.bdf, 一位全加器

f_adder..bdf（详见实验图）

（三）全程编译

设置好相关参数后，将设计好的工程文件进行编译，若无错误，则可进行下一

步的时序仿真操作，如有错误，则需按照提示错误进行改正，直至无误。

（四）时序仿真

1、打开文件波形编辑器，新建波形文件。

2、设置仿真时间区域，保存。

3、将工程的端口信号名选入波形编辑器中。View—Uility Windows—Node Finder

—list,将有关端口引脚拖进波形编辑器。

4、编辑输入波形，设置参数后，启动仿真器，观察结果。

五、实验结果（各层次原理图及对应的仿真图）

图 1 半加器原理图（h_adder）

图 2 半加器仿真图

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评论5

Yakean

2011-10-25

看样子我下载错了，您这是用8个一位全加器做的8位全加器，而我需要的是只用一个一位全加器设计的8位全加器。

一路向北Aaron

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