采用RAM实现计数器及FPGA功能_采用ram实现计数器设计 - CSDN文库

RAM、计数器

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FPGA 课程设计报告提纲

1.任务

用一个 10×8 的双口 RAM 完成 10 个 8 位计数器，计数器的初值分别为 1~10，时钟频率

为 1MHz，计数器计数频率为 1Hz。用 FPGA 开发板上的按键作为计数器计数值的输出选

择控制，数码管（或 led）作为选择计数器的计数值输出。

2.目的

采用 RAM 实现计数器及 FPGA 功能验证。

3.使用环境 (软件/硬件环境，设备等)

硬件：一台 PC 机，一个 FPGA 开发板。

软件前仿真用的是 modelsim ，综合用的是 Quartus II，后仿真用的是 modelsim 。

4.FPGA 课程设计详细内容

4.1 技术规范

1.功能定义：

本次 FPGA 课程设计选用的是老师所给定的六个题目中的第一个：采用 RAM 实现计数

器及 FPGA 功能验证。具体要求为：用一个 10×8 的双口 RAM 完成 10 个 8 位计数器，计数

器的初值分别为 1~10，时钟频率为 1MHz，计数器计数频率为 1Hz。用 FPGA 开发板上的

按键作为计数器计数值的输出选择控制，数码管（或 led）作为选择计数器的计数值输出。

具体步骤如下：

（1）先由 RAM 的数据度控制端在 RAM 的 10 个地址中预置八位初值。

（2）将 RAM 的存储的数据作为计数器的初始值，由计数器的控制端和分频器的时钟信号

1Hz 控制开始计数，暂停键暂停计数并同时存入 RAM 中赋计数初始值的存储单元。

（3）双端口 RAM 为 10×8RAM 由一个地址切换键按顺序切换 1~10 个地址端口。

（4）系统工作流程：切换端口——RAM 预置初始值——读出数据——开始计数——七段

显示译码器译码——输出到数码管显示。

（5）分频：将时钟频率为 1MHz 分频为计数器计数频率 1Hz，用来进行秒计时。

2.引脚定义：

名称 I/O 备注

2.各模块详细设计

（1）计数器模块

本模块主要用于计数，包括开始计数、计数结束、计数暂停、计数输出等功能。

（2）分频模块

本模块主要用于时钟分频，分别将 FPGA 板子上的 50MHz 的频率转换为 1MHz 用于 RAM

存储器的输入和输出；将板子上的 50MHz 的频率转换为 1Hz 用以秒计时。

（3）RAM 模块

本模块主要用于将输入的预置值 1~10 存储于 RAM 的 10 个单元中每个单元 8bit。具体完成

读使能/写使能、输入数据端、输出数据端、内部读写控制端。

（4）显示模块

本模块主要用于显示输出的数据，用于辨别设计功能是否成功。一般采用七段数码管。

4.3 功能验证方案

1. 具体描述：

用一个 8×10 的单口 RAM 完成 10 个 8 位计数器，每个计数器的初值分别为 1－10，时

钟频率为 1MHz，将其进行 50 分频送入，每来一个时钟，计数器计一个数。第一个时钟

来时，第一个计数器计 1，此时，此计数器中的值变为 1，其余的计数器中的值不变，以

此类推，直到第 10 个时钟来时，第 10 个计数器计 1，计数器中的值 9 变为 0，以此类推，

完成 10 个 8 位计数器，得到计数器计数频率即为 1Hz。

2.验证描述

（1）计数器分频的验证：系统提供 50MHz 的标准频率 clk_in，验证 50 分频的实现，即

输出 1MHz 的频率 clk。当 clk 的上升沿 reset 的下降沿时，如果 reset=0，clk=0，否

则，clk 取反，实现了 clk_in 的 50 分频。

（2）RAM 功能的验证：定义一个 8x10 的双口 RAM，有两条地址线，读写各一个地址。

如果使信号 wr=1 且 rd=0 数据存入 RAM，如果使能信号 wr=0 且 rd=1RAM 将其中的

数据读出，从而实现了双口 RAM 的功能。

（3）数据写入与读出功能的验证：定义一个模块实现将 1—10 个数据写入 RAM，同时赋

予 RAM 地址值，每来一个时钟，RAM 就按地址递加的方式计数，并将计数器的值输出。

在时钟的上升沿 reset 的下降沿时，如果 reset=0，则地址 addr=0，计数器 cnt=0；否

则，如果使能信号 wr=1，地址 addr_in 递加，当 addr_in 大于 10 时，addr_in=0，计

数器 cnt=cnt+1 将 addr_in+cnt 送入数据输入 din.。

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