３５卷 第 ９期
２０１８年 ９月
微 电 子 学 与 计 算 机
ＭＩＣＲ０ＥＬＥＣＴＲＯＮＩＣＳ＆ ＣＯＭＰＵＴＥＲ
Ｖ０Ｌ ３５ Ｎｏ．９
Ｓｅｐｔｅｍｂｅｒ ２０１８
一
种适用于三维芯片 间时钟 同步 的全数 字 延 时锁 定 环 设 计
叶云飞 ，吴 宁 ，葛 芬 ，周 芳
（１南京航空航天大学 电子信息工程学院 ，江苏 南京 ２１００１６；
２南京铁道职业技术学 院 创新学院 ，江苏 南京 ２１００３１）
摘 要：本文提 出了一种适 用于三维集成电路 芯片间时钟同步的全数字延 时锁定环设 计．在给定 的三维集成 电路
中，该全数字延时锁定 环采用 可变逐次逼近 寄存器 控制器设 计来 缩短 锁定 时间，以消除谐波锁 定 问题 并拓宽工 作
频 率范围，实现硅 过孔 引起 的延 时偏差 可 容 忍和 垂直 堆 叠 芯 片间 时钟 信 号 同 步．整个 设 计 采用 ＴＳＭＣ ６５ ｎｍ
ＣＭＯＳ低功耗工艺实现．仿真结果显 示在工艺角最坏情况下最高工作频率是 ８３３ ＭＨｚ（ＳＳ，１２５ Ｃ，１．０８ Ｖ），在 工艺
角 最好 情况 下最低工作 频率是 １６７ ＭＨｚ（ＦＦ，－－４０ Ｃ，１．３２ Ｖ），整个工作频率范围 内最长锁定 时间固定 为 １０３个 输
入 时钟周期 ，在典型工艺角下功耗 为 ０．８ｍＷ＠８３３ ＭＨｚ（ＴＴ，２５ Ｃ，１．２ Ｖ）．版 图有效核心面积为 ０．０１８ ＩｎＩＴｌ２．
关键词 ：全数字延时锁定环；时钟 同步 ；三维集成电路
中图分类号 ：ＴＮ４ 文献标识码 ：Ａ 文章编号 ：ｌ（）（）Ｏ一７１８０（２０１８）０９一ＯＯ５２一Ｏ３
Ｄｅｓｉｇｎ ｏｆ ＡＤＤＬＬ ｆｏｒ ３ Ｄ—ＩＣ Ｄｉｅ—ｔｏ—Ｄｉｅ Ｃｌｏｃｋ Ｓｙｎｃｈｒ０ｎｉｚａｔｉ０ｎ
ＹＥ Ｙｕｎ—ｆｅｉ ”，Ｗ Ｕ Ｎｉｎｇ ，ＧＥ Ｆｅｎ ，ＺＨＯＵ Ｆａｎｇ
（１ Ｃｏｌｌｅｇｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｉｎｆｏｒｍａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｎａｎｊ ｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ
Ａｅｒｏｎａｕｔｉｃｓ ａｎｄ Ａｓｔｒｏｎａｕｔｉｃｓ，Ｎａｎｊｉｎｇ ２１００１６，Ｃｈｉｎａ；
２ Ｃｏｌｌｅｇｅ ｏｆ Ｉｎｎｏｖａｔｉｏｎ，Ｎａｎｊｉｎｇ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｒａｉｌｗａｙ Ｔｅｃｈｎｏｌｏｇｙ，Ｎａｎｊｉｎｇ ２１００３１，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ： Ｉｎ ｔｈｉｓ ｐａｐｅｒ， ａｎ ａｌｌ—ｄｉｇｉｔａｌ ｄｅｌａｙ－ｌｏｃｋｅｄ ｌｏｏｐ （ＡＤＤＩ Ｉ ） ｆｏｒ ｄｉｅ－ｔｏ—ｄｉｅ ｃｌｏｃｋ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｆ ｔｈｒｅｅ－
ｄｉｍｅｎｓｉｏｎａｌ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ（３Ｄ－ＩＣ） ｉｓ ｐｒｅｓｅｎｔｅｄ． Ｔｈｅ ｐｒｏｐｏｓｅｄ ＡＤＤＩ Ｌ ｃａｎ ｅｎｄｕｒｅ ｔｈｅ ｄｅｌａｙ ｖａｒｉａｔｉｏｎｓ ｂｅｔｗｅｅｎ
ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａｓ ａｎｄ ｓｙｎｃｈｒｏｎｉｚｅ ｔｈｅ ｃｌｏｃｋ ｓｉｇｎａｌｓ ｂｅｔｗｅｅｎ ｖｅｒｔｉｃａｌｌｙ ｓｔａｃｋｅｄ ｄｉｅｓ ｏｆ ｔｈｅ ｇｉｖｅｎ ３Ｄ－ＩＣ． Ｉｎ ｏｒｄｅｒ ｔｏ
ｓｏｌｖｅ ｔｈｅ ｈａｒｍｏｎｉｃ ｌｏｃｋ ｐｒｏｂｌｅｍ ａｎｄ ｗｉｄｅｎ ｔｈｅ ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ，ｔｈｅ ｃｉｒｃｕｉｔ ｓｈｏｒｔｅｎｅｄ ｔｈｅ ｌｏｃｋ ｐｒｏｃｅｓｓ ｂｙ ｔｈｅ ｕｓｅ
ｏｆ ｖａｒｉａｂｌｅ ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ—ｃｏｎｔｒｏｌｌｅｄ ｓｃｈｅｍｅ． Ｔｈｅ ｐｒｅｓｅｎｔｅｄ ＡＤＤＩ Ｉ ｉｓ ｉｍ ｐｌｅｍ ｅｎｔｅｄ ｕｓｉｎｇ ｔｈｅ
ＴＳＭ Ｃ ６５ ｎｍ ＣＭ ＯＳ ｌｏｗ ｐｏｗｅｒ ｔｅｃｈｎｏｌｏｇｙ，ａｎｄ ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｈｉｇｈｅｓｔ ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ ｉｓ
８３３ Ｍ Ｈｚ ａｔ ｔｈｅ ｗｏｒｓｔ ｃａｓｅ（ＳＳ，１２５℃ ，１．０８ Ｖ），ｔｈｅ １ｏｗｅｓｔ ｏｐｅｒａｔｉｎｇ ｆｒｅｑｕｅｎｃｙ ｉｓ １６７ Ｍ Ｈｚ ａｔ ｔｈｅ ｂｅｓｔ ｃａｓｅ（ＦＦ，
一
４Ｏ ℃ ，１．３２ Ｖ），ｔｈｅ ｌｏｎｇｅｓｔ ｌｏｃｋ ｔｉｍｅ ｉｓ １０３ ｃｙｃｌｅｓ ｏｆ ｔｈｅ ｉｎｐｕｔ ｃｌｏｃｋ，ａｎｄ ｔｈｅ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ ｉｓ ｅｓｔｉｍａｔｅｄ ｔｏ
ｂｅ ０．８ｒｏＷ ＠ ８３３Ｍ Ｈｚ ａｔ ｔｈｅ ｔｙｐｉｃａｌ ｃａｓｅ（ＴＴ，２５℃ ，１．２ Ｖ）．Ｔｈｅ ａｒｅａ ｏｆ ｔｈｅ ＡＤＤＬＬ ｐｅｒ ｄｉｅ ｉｓ ０．０１８ ｍｍ２．
Ｋｅｙ ｗｏｒｄｓ：ａｌｌ—ｄｉｇｉｔａｌ ｄｅｌａｙ－ｌｏｃｋｅｄ ｌｏｏｐ；ｃｌｏｃｋ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ
１ 引言
三维集成电路通过垂直堆叠芯片可以实现更高
的集成度、更小的面积、更低 的功耗和更高的性能Ⅲ．
在结构 上，芯片 的垂 直堆叠通过硅过孔相互连 接．由
于刻蚀过程中，会产生硅过孔的缺陷 ，导致信号通过
不同的硅过孔时，所经历的延时不 同，造成 电路整体
延时的增加 ，从而降低 了电路性 能．因此 ，三维集成 电
路内部芯片间的时钟信号需要保持同步 ，以满足电路
实现最优性能的要求¨２］．通过设置全数字延时锁定环
电路通常是实现时钟信号同步的可选择方案［３］．
文献［４］提出了一种基于全数字延时锁定环的芯
片间的时钟同步方案．其首先利用远端芯片中的全数
字延 时锁定环 ，消除向前时钟路径和反馈时钟路径
收稿 日期 ：２Ｏ１７—１２—２８；修 回 日期 ：２Ｏ１８—０１—２２
基金项 目：国家 自然科 学基金 （６１３７６０２５）；江苏省 高校 自然科学基金 （１７ＫＪＢ５１００３３）
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