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DRAM Introduction

DRAM、DDR、DDR2

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DRAM Introduction 关于钰创科技的DRAM、DDR、DDR2的资料，介绍储存器的内部结构很详细，值得学习

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Stacked Die Enabler

Web site: www.etron.com

Etron Technology, Inc.

DRAM Introduction

Stacked Die Enabler

Outline



SDR DRAM



Introduction



Key Parameters and Basic Timing Diagram



DDR1 DRAM



DDR vs SDR



Key Parameters and Basic Timing Diagram



DDR2 DRAM



DDR2 vs DDR1



Prefetch, ODT, OCD, Post CAS and AL



High Speed PCB Design Guideline



Clock group



Data group



Address&Command group



Power group



Application



Q&A

Stacked Die Enabler

Block

Diagram

CLK

CKE

CS#

RAS#

CAS#

WE#

CLOCK

BUFFER

COMMAND

DECODER

COLUMN

COUNTER

CONTROL

SIGNAL

GENERATOR

REFRESH

COUNTER

DQ Buffer

1M x 16

CELL ARRAY

(BANK #A)

Row

Decoder

1M x 16

CELL ARRAY

(BANK #B)

Row

Decoder

1M x 16

CELL ARRAY

(BANK #C)

Row

Decoder

1M x 16

CELL ARRAY

(BANK #D)

Row

Decoder

Column Decoder

MODE

A11

BA0

BA1

DQ15

DQ0

ADDRESS

BUFFER

A10/AP

LDQM, UDQM

Stacked Die Enabler

DRAM Cell

Sense Amp.

Read out circuit

PreCharge &

Write in circuit

Memory Cell

Word Line

decoded by

Row Address

Bit Line

decoded by

Column Address

. . . .

Stacked Die Enabler

DRAM Cell Block

Cell Block

Row Decoder

Column Decoder

Row Decoder

Row Decoder Row Decoder

Column Decoder

Control

Circuits

1Mb Block

1-1

1-2

1-3

Pad Pad

2-1

2-2

2-3

x-1

x-2

x-3

Sense Amp.

Bit Line

Word Line

To Local Wordline Driver

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已知某64位机主存采用半导体存储器，其地址为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问： ‎ ‎（1）该DRAM芯片有多少根地址线？多少根数据线？ ‎ ‎（2）若每个内存条为16M×64位，共需几个内存条？ ‎ ‎（3）每个内存条内共需多少DRAM芯片? ‎ ‎（4）主存共需多少DRAM芯片？CPU如何选择各内存条？（文字描述即可）

1. 该DRAM芯片具有 22 位地址线和 8 位数据线。 2. 总共需要 16 个内存条。 3. 每个内存条内需要 4M/8 bit 即 0.5M = 512K 个DRAM 芯片。 4. 主存总共需要 4M x 8 bit = 32M bit = 4M byte = 4 x 1024K byte = 4 x 1024 x 1024 byte = 4 x 1024 x 1024 / 64 = 64

比较DRAM与SRAM的优缺点

DRAM与SRAM是常见的存储器类型。它们具有以下优缺点： DRAM的优点包括： 1. 较高的存储密度，占用较小的面积； 2. 低成本，价格相对较低； 3. 低功耗，适合大容量数据存储； 4. 动态刷新机制使其可以维持数据在内存中的存储，无需外部电源支持。 DRAM的缺点包括： 1. 访问速度相对较慢，因为需要周期性的刷新； 2. 存储时间较短，容易失去数据； 3. 电容容易漏电，需要刷新以维

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在利用读出放大器结束放大的过程中，读出放大器的输出与数据线相连接，如图所示。读出放大器的输出被连接，所以数据线上的电压可在读出放大器的输出电压之内变化。读出放大器的输人也通过读出放大器自身的输出而被驱动，也就是形成自维持电路的形式。图 DRAM的读取（反馈放大器的连接与读取）　　由于驱动数据线的不是DRAM单元的电容器而是读出放大器，所以可以充分地驱动公用数据线。在此，公用数据线的开关

已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M8位的DRAM 芯片组成该点，即使断电电机所允许的最大主存空间，并选用内存条结构形式，问: 每个内存条内共有多少DRAM 芯片?

64位机主存有 $2^{64}$ 个地址，采用地址码为26位的内存芯片，每个内存芯片有 $2^{26}$ 个地址。因此，该机主存最多支持 $2^{64-26}$ 个内存芯片，即 $2^{38}$ 个内存芯片。每个DRAM 芯片的存储位数为 4M8 位，即 $2^{22}$ 位。因此，每个DRAM 芯片可以存储 $2^{22}$ 个地址。为了支持最大主存空间，需要使用 $2^{38}$ 个内

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某16k x 4的存储体由16个字长为1的 dram芯片在位方向和字方向同时扩展而成，dram芯片中所有的记忆单元排列成行列相等的存储矩阵。假设dram芯片的存取周期为500ns，刷新间隔为2.048ms，则采用异步刷新方式时应该每隔多久安排一次刷新？

每个DRAM芯片有16k x 1的存储容量，由于存储体由16个DRAM芯片扩展而成，因此总容量为16k x 4。所有的记忆单元排列成行列相等的存储矩阵，即每个DRAM芯片有16k行和1列。假设DRAM芯片的存取周期为500ns，刷新间隔为2.048ms，则采用异步刷新方式时应该每隔2.048ms/16 = 128us安排一次刷新。

有一个1024Kx32 位的存储器，由 128Kx8 位的 DRAM 芯片构成。问: 1)总共需要多少 DRAM 芯片?

每个 DRAM 芯片的容量为128Kx8位，即1个芯片能存储128K字节，而存储器总容量为1024Kx32位，即32M位。因此需要的芯片数量为： 32M位 ÷ 128K字节/芯片 = 256个芯片因此总共需要256个 DRAM 芯片。

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