FPGA 和单片机串行通信接口的实现
时间:2009-10-14 来源: 作者:杜晓斌 陈兴文 点击:1146 字体大小:【大 中 小】
摘要:本文针对由 FPGA 构成的高速数据采集系统数据处理能力弱的问题,提出 FPGA 与单片机实现数据
串行通信的解决方案。在通信过程中完全遵守 RS232 协议,具有较强的通用性和推广价值。
1 前言
现场可编程逻辑器件(FPGA)在高速采集系统中的应用越来越广,由于 FPGA 对采集到的数据的处理
能力比较差,故需要将其采集到的数据送到其他 CPU 系统来实现数据的处理功能,这就使 FPGA 系统与
其他 CPU 系统之间的数据通信提到日程上,得到人们的急切关注。本文介绍利用 VHDL 语言实现 FPGA
与单片机的串口异步通信电路。
整个设计采用模块化的设计思想,可分为四个模块:FPGA 数据发送模块,FPGA 波特率发生控制模块,
FPGA 总体接口模块以及单片机数据接收模块。本文着重对 FPGA 数据发送模块实现进行说明。
2 FPGA 数据发送模块的设计
根据 RS232 异步串行通信来的帧格式,在 FPGA 发送模块中采用的每一帧格式为:1 位开始位+8 位
数据位+1 位奇校验位+1 位停止位,波特率为 2400。本系统设计的是将一个 16 位的数据封装成高位帧
和低位帧两个帧进行发送,先发送低位帧,再发送高位帧,在传输数据时,加上文件头和数据长度,文件
头用 555555 来表示,只有单片机收到 555555 时,才将下面传输的数据长度和数据位进行接收,并进
行奇校验位的检验,正确就对收到的数据进行存储处理功能,数据长度可以根据需要任意改变。由设置的
波特率可以算出分频系数,具体算法为分频系数 X=CLK/(BOUND*2)。可由此式算出所需的任意波特率。
下面是实现上述功能的 VHDL 源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity atel2_bin is
port( txclk: in std_logic; --2400Hz 的波特率时钟
reset: in std_logic; --复位信号
din: in std_logic_vector(15 downto 0); --发送的数据
start: in std_logic; --允许传输信号
sout: out std_logic --串行输出端口
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
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