ALTERAFIFOIP核使用verilog代码_fifoempty - CSDN文库

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ALTERA FIFO IP 核使用 verilog 代码

FIFO，在 FPGA 中是一种非常基本，使用非常广泛的模块。FPGA 高手可能觉得不值一

提，但对于像我这样的新手，有时却是个大问题，弄了一个多月，总算有所进展，希望把

自己的一些总结写下来，一方面希望对其他入门者有所帮助，另一方面希望看到的高手们

批评指正。另外得特别感谢特权同学的教程，没有大神的指导，他的教程确实不错。

在大学中编了两年单片机（断断续续），C 语言的串行思维深入人心，一下子转换到

FPGA 并行的工作方式和有些奇异的编程风格，一开始还真有点处理不好。另一方面，对

FPGA 各种延迟非常困惑，比如 RAM 模块读取延迟，FIFO 读取数据延迟等，常常不知道如

何处理。下面说说我现在的理解和解决办法。

FPGA 写入数据

写入相对简单，只需要在时钟上升沿来临之时使能 wrreq 和写入 data，当然还需要判

断 FIFO full 信号。时序图如下，在第一个时钟之前使能 wrreq 信号，在第一个时钟及以后

的几个时钟上升沿 FIFO 判断 wrreq 有效并且读入数据。

一份参考的代码如下

reg [7:0]fo_wcnt;

always @(posedge led or negedge rst) begin

if (~rst) begin

fo_wreq<=1'b0;

fo_wdat<=0;

fo_wcnt<=0;//测试数据

end else begin

if(~fo_wfull)begin//FIFO 没有写满的时候就写入数据

fo_wcnt<=fo_wcnt+1'b1;

fo_wreq<=1'b1;

fo_wdat<=fo_wcnt+8'd2;

end else begin

fo_wreq<=1'b0;

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