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Xilinx配置入门指南
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更新于2023-03-16
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xilinx本应用笔记讨论的是Xilinx 的复杂可编程器件(CPLD)、现场可编程门阵列(FPGA)和PROM 系列的配置和编程选项。它示意了每个系列的最常用的一些配置方法。
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XAPP501 (v1.4) 2003 年 3 月 3 日 www.xilinx.com 1
1-800-255-7778
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ties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.
and
综述 本应用笔记讨论的是 Xilinx 的复杂可编程器件 (CPLD)、现场可编程门阵列 (FPGA)和 PROM
系列的配置和编程选项。它示意了每个系列的最常用的一些配置方法。
介绍 用不同的方法配置 Xilinx 的 FPGA 和编程 CPLD 以及 PROM,有助于满足系统设计人员的不同需
要。本文档描述了不同的配置模式以帮助设计人员选择适当的配置或编程方法,并提供了用于
生产或原型验证的一些最常用的方法的一些例子。
正如下面所描述,配置或编程 Xilinx 的可编程逻辑器件主要有必不可少的三步。 要了解更多
信息,请参考 Xilinx 公司的
软件手册 (Software manuals)。
• 第 1 步 - 设计输入
软件设计输入工具被用来建立一个 VHDL、Verilog、ABEL 或原理图 (Schematic)形式的
设计。
• 第 2 步 - 实现
软件实现工具被用来将设计网表适配到所需的 Xilinx 的器件结构中去并生成一个配置用的
比特流或 jedec 文件 。
• 第 3 步 - 配置或输入
配置是用外部的数据源 (如 PROM、CPLD 或微处理器)将配置数据下载到 FPGA 中的一个过
程。
编程是将配置数据或编程数据载入到 CPLD 或 PROM 的过程。参见 Figure 1。
器件定义
Xilinx 生产三种类型的可编程逻辑器件。下面是这些产品类型的扼要描述,用来帮助设计人员
理解每种类型器件的配置需求:
Application Note: Xilinx 系列
XAPP501 (v1.4) 2003 年 3 月 3 日
配置快速入门指南 (Xilinx 保密草件)
作者:Stephanie Tapp
R
Figure 1: 配置和编程流程概览
Design Entry
(VHDL, Verilog, ABEL,
or Schematic)
Implementation
(Fitting to Device
Architecture)
Configuration or
Programming
Step 2
Step 1
Step 3
x501_01_010901
EDIF Netlist
Bitstream (.bit),
jedec file (.jed),
or PROM file
(.mcs, .exo, .tek)
2 www.xilinx.com XAPP501 (v1.4) 2003 年 3 月 3 日
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作者:Stephanie Tapp
R
FPGA
Xilinx 的 FPGA 是易失的,因为它们是基于 SRAM 工艺的。也就是器件在被关电后将会丢失配
置。FPGA 通常使用一个外部的如 PROM 的存储器件,从而在生产场合下防止电源掉电后丢失配
置数据。FPGA 也可以通过电缆进行编程而不需要外部存储器件。
PROM
Xilinx 的 PROM 器件是非易失的器件,通常被用来为 Xilinx 的 FPGA 存储配置数据。这些器件
有两种不同的类型可供:
• 一次可编程 (OTP)的 PROM
• 在系统可编程 (ISP)可重新编程的 PROM
CPLD
Xilinx 的 CPLD 总体上是非易失的,使用 EEPROM 或 FLASH Cell 工艺。既然不需要外部的存储
器件,Xilinx 的 CPLD 的非易失特性使得在编程过程中有不同的要求。
软件工具概览 本小节主要描述针对 Xilinx 的 FPGA、CPLD 和 PROM 产品可用的软件。软件工具如 Table 1 所
示,对于配置和编程 Xilinx 的器件而言有两个目的:
1. 生成一个配置或编程的文件;对于 FPGA 是一个比特流 (.bit)文件,对于 CPLD 是一个
jedec (.jed)文件,对于 PROM 是一个 PROM(.mcs, .exo, .tek) 文件。
- 设计输入工具 - 产生设计网表。
- 实现工具 - 生成比特流或 jedec 文件。
- iMPACT 软件 - 从设计网表中产生 PROM 文件。
2. 将文件下载到器件:
- iMPACT - Xilinx 的软件下载工具 (Software Download Tool),用于编程与 Xilinx
器件相兼容的边界扫描 (JTAG)链,或者在从串模式或 SelectMAP 模式下编程 FPGA 器
件。
Table 1: 可用的 Xilinx 的软件包
产品名称
Foundation
(DE>IMP>CP)
(1)
Foundation ISE
(DE>IMP>CP)
(1)
WebPACK ISE
(DE>IMP>CP)
(1)
Alliance
(IMP>CP)
(1)
WebFITTER
(DE>IMP)
(1)
Virtex™ 系列 / Virtex-II 系列 /
Virtex-II Pro™ 平台式 FPGA
XXX
(2)
X
Spartan™-II/IIE 系列 (FPGA) XXX
(2)
X
XC9500/XL/XV 系列 (CPLD) XXXXX
CoolRunner™/
CoolRunner-II™ 系列 (CPLD)
XXXXX
XC18V00 系列 (PROM) XXXX
OTP PROM 系列
(XC1700L, XC17S00A,
XC1700E, XC17V00, SC17S00)
XXXX
Notes:
1. DE = 包括了设计输入软件(Design Entry Software); IMP = 包括了实现软件(Implementation Software); CP = 包括配置或
编程软件 (Configuration or Programming Software)。
2. 参见最新版本的 WebPACK 软件,了解其所支持的 FPGA 器件的信息。
作者:Stephanie Tapp
XAPP501 (v1.4) 2003 年 3 月 3 日 www.xilinx.com 3
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R
选择配置模式 在决定配置环境之前,了解可用的配置模式是非常重要的。Table 2 列出了每个系列所支持的
模式,在表后有每种模式的描述。
FPGA 所支持的模式
JTAG 或边界扫描模式
JTAG 或边界扫描模式是一个工业界标准 (IEEE 1149.1 或 1532)的串行编程模式。来自电缆、
微处理器或其它器件的外部逻辑被用来驱动特定的 JTAG 引脚:测试数据输入 (TDI)、测试模
式选择 (TMS)和测试时钟 (TCK)。由于它的标准化性和可以通过同样的四个 JTAG 脚编程
FPGA、CPLD、PROM,这种模式非常流行。在这种模式下,每个 TCK 载入一个比特的数据。
SelectMAP/ 从并模式
Virtex 系列支持
ٛ
SelectMAP 模式,而从并模式则被 Spartan-II 系列所支持。SelectMAP/ 从并
模式允许通过一个字节宽的端口并行读和写。一个外部的时钟源,微处理器,下载电缆或其它
的 FPGA 是需要的。在这种模式下,每个 CCLK 周期载入一个字节数据。当配置速度是一个关键
因素时,这种模式通常被用作 Virtex-E/Virtex-II 或 Spartan-II 器件的配置模式。
主串模式
主串模式被 Xilinx 的所有的 FPGA 系列的器件所支持,但是除了 Xilinx 的 CPLD 器件。这是
FPGA 配置的一个最简单的方法。FPGA 下载来自串行 PROM 的配置数据。利用 FPGA 提供时钟,
可以利用驱动配置时钟的内部振荡器自行下载。FPGA 提供所有的控制逻辑。在该模式下,数据
在每个 CCLK 周期被载入一个比特。
从串模式
像主串模式一样,从串模式被 Xilinx 的所有的 FPGA 系列器件所支持,但是除了 Xilinx 的
CPLD。它利用外部的时钟被允许以菊花链方式配置。在这种模式下,一个外部的时钟、微处理
器、另外的 FPGA 或下载电缆是需要的。在该模式下,数据在每个 CCLK 周期被载入一个比特。
CPLD/PROM 所支持的模式
单独的编程模式
单独的编程器 (Standalone Programmer)模式被第三方编程器 (Third Party Programmers)
和 HW-130 编程器所支持。
JTAG 或边界扫描模式
JTAG 或边界扫描模式是一个工业界标准 (IEEE 1149.1 或 1532)的串行编程模式。来自电缆、
微处理器或其它器件的外部逻辑被用来驱动 JTAG 所特定的引脚:测试数据输入 (TDI)、测试
模式选择 (TMS)和测试时钟 (TCK)。由于它的标准化性和可以通过同样的四个 JTAG 脚编程
FPGA、CPLD、PROM,这种模式非常流行。在这种模式下,每个 TCK 载入一个比特的数据。。
Table 2: 所支持的模式 (按系列)
JTAG 模式
SelectMAP/
从并模式
主串模式 从串模式 单独的编程器模式
Virtex 系列 / Virtex-II 系列
/Virtex-II Pro 平台 FPGA
XXXX
Spartan-II/IIE 系列 (FPGA) XXXX
XC9500-XL/XV 系列 (CPLD) XX
CoolRunner/CoolRunner-II
系列 (CPLD)
XX
ISP PROM 系列 XX
OTP PROM 系列 X
:
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作者:Stephanie Tapp
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编程 / 配置选项 后面的单元提供了每个系列的所有的配置或编程流程的概况。
CPLD 编程选项
CPLD 编程流程开始于 CPLD 适配软件生成 jedec 文件之后。CPLD 适配软件嵌于 Table 1 中所示
的所有的 Xilinx 的软件包中。Figure 2 所示的是将 jedec 文件下载进 CPLD 器件的一些可用选
项。
ATE/ 嵌入式解决方案
随着单板密度的增加和微处理器在许多系统中变得很常见,嵌入式解决方案正在变得非常流
行。要了解如何将 Xilinx 的 CPLD 用于 ATE 或嵌入式系统中的一些案例,参见 Xilinx 的
ATE
网页或 Xilinx 的
嵌入式解决方案 (Embedded Solutions) 的网页。
iMPACT 软件
iMPACT 是一个软件工具,被用来利用电缆通过边界扫描 (JTAG)引脚将 jedec 文件载入
CPLD。这个软件程序包含在 Table 1 中所示的所有的 Xilinx 的软件包中,除了 WebFITTER 之
外。要了解更多信息,请参见 Xilinx 的
软件手册 (Software manuals)。
HW-130 和第三方编程器
HW-130 是 Xilinx 的一个单独的编程器,它通常被用在针对编程大量的 Xilinx 的 CPLD 的原型
验证的场合中。
第三方编程器,如数据 I/O (Data I/O)和 BP 微系统 (BP Microsystems),支持很多的
Xilinx 的 CPLD。要了解所支持的编程器的详细信息,请参见 Xilinx 的
编程器 (Programmer)
网页。
FPGA 配置流程
参见 Table 1,了解用来生成 FPGA 比特流的可用的软件包。Figure 3 给出了将比特流下载入
FPGA 器件的几种选择。
Figure 2: CPLD 编程选项
CPLD Programming Options
Third Party
Programmers
iMPACT
(Intermediate step for
outputting svf)
HW-130 Desktop
Programmer
.jed
.svf
.jed
.jed
ATE/Embedded
Solutions
(Supports JTAG Mode)
iMPACT
(Supports JTAG Mode)
.jed
Programmed
CPLD Device
x501_02_0108010
2
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hello_guy
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