基于FPGA的DDS设计_基于fpga的dds设计 - CSDN文库

3星 · 超过75%的资源需积分: 10 75 浏览量更新于2023-03-16 评论收藏 3.38MB DOC 举报

身份认证购VIP最低享 7 折!

领优惠券(最高得80元）

资源详情

资源评论

资源推荐

基于 FPGA 的 DDS 设计

基于 FPGA 的 DDS 设计

摘要：直接数字频率合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率

分辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任意

波形等诸多优点。

1

基于 FPGA 的 DDS 设计

图 2.2　优化后的 DDS 核心框图

其中的地址转换器是根据 adri[14]的数值判断数值是增长(0～π/2)或减少(π/2～π) ,

数据转换器是根据 adri[15]的数值判断生成波形的前半个周期(0～π)或者后半个周期(π

～2π) 。

2.1.2 DDS 的工作原理

图 2.3 所示是一个基本的 DDS 电路工作原理框图。

图 2.3 DDS 输出原理框图

电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A 转

换器和低通滤波器（LPF）。每来一个时钟脉冲，N 位加法器将频率控制数据 X 与

累加寄存器输出的累加相位数据相加，把相加后的结果 Y 送至累加寄存器的输入端。

累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输

入端，以使加法器在下一时钟的作用下继续与频率控制数据 X 相加；另一方面，将这

个值作为取样地址值送入幅度/相位转换电路，幅度/相位转换电路根据这个地址值输出

相应的波形数据。最后，经数 /模转换（D/A Converter）和低通滤波器（Low Pass

Filter）将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进行

线性相位累加，当相位累加器累加满量时就会产生一次溢出，这样就完成了一个周期，

这个周期也就是 DDS 合成信号的一个频率周期。

其中，输出频率的变化是通过改变累加器中的 PIR（相位递增寄存器）中的常数

X，便改变了每个周期中的点数，而这些点数正是用来改变整个波形的频率。当一个新

的 PIR 常数被存进寄存器，波形的输出频率便随着下一个时钟周期连续地改变改变相

位。相位累加器将依据 PIR 中存储的常数来改变 RAM 中的地址，若 PIR 数值很小(即

频率较低)，累加器便一步一步地经过每一个 RAM 地址。当 PIR 的值较大时，相位累

加器将跳跃某些 RAM 地址。因此，随着频率的增加，每个波形周期中的输出采样点数

将减小。实际上，在不同频率的波形中，每个周期给出的点数是不同的。

3

剩余24页未读，继续阅读

评论4

niwayao

2013-08-02

不好用，贴的代码很凌乱

~~懒懒

粉丝: 1
资源: 3

会员权益专享

图片转文字

全年可省5，000元立即开通

最新资源

资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！点击此处反馈