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首页FPGA常见警告与FPGA错误集锦
1.Found clock-sensitive change during active clock edge at time <time> on register "<name>" 2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number> 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results Found pins functioning as undefined clocks and/or memory enables .Timing characteristics of device EPM570T144C5 are preliminary Design contains <number> input pin(s) that do not drive logic Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
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原因: 中时钟敏感信号(如:数据,允许端,清零,同步加载等)在
时钟的边缘同时变化。而时钟敏感信号是
不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑
! "
#"$%#
原因!在 设计中对目标的位数进行了设定&如!'(!)*+而默认为 , 位&将位数裁定
到合适的大小
措施!如果结果正确&无须加以修正&如果不想看到这个警告&可以改变设定的位数
,-#.%)/0)0
2"
原因!经过综合器优化后,输出端口已经不起作用了
( 32&45&662
11
原因!第 3 脚,空或接地或接上了电源
措施!有时候定义了输出端口,但输出端直接赋‘)7,便会被接地,赋‘7接电源。如果你的
设计中这些端口就是这样用的,那便可以不理会这些
82$91#
原因!是你作为时钟的 :;5 没有约束信息。可以对相应的 :;5 做一下设定就行了。主要是指
你的某些管脚在电路当中起到了时钟管脚的
<<<<<<<<作用,比如 =2=2 的 管脚,而此管脚没有时钟约束,因此 >;; 把“?
作为未定义的时钟。
措施!如果 不是时钟,可以加“?的约束;如果是,可以在 当中
加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修
改!-@1;
注意在 -22 中只用选择时钟引脚一项即可,A$B 一般比所要求频
率高 8C即可,无须太紧或太松。
D@$E:F8G)@((6821
原因!因为 F-H;;是比較新的元件在 >;;中的時序並不是正式版的&要等 I
:
措施!只影响 >的 J$
GJ!611$:K22$
$1&##
措施!将 中的 LAMN2F@I
E#61 中的 改成 N
O(OPP
2.!..)PK'*
原因!违反了 29 时间,应该是后仿真,看看波形设置是否和时钟沿符合 29
时间
措施!在中间加个寄存器可能可以解决问题
3 !12(D22
#1(( 1
原因!时钟抖动大于数据延时&当时钟很快,而 $ 等类的层次过多就会出现这种问题&但这个
问题多是在器件的最高频率中才会出现
措施:LAMN2$A$B改小一
些,如改到 8)FQ
)#22%/
原因!输入引脚没有驱动逻辑%驱动其他引脚)&所有的输入引脚需要有输入逻辑
措施!如果这种情况是故意的&无须理会&如果非故意&输入逻辑驱动
J:O30@EI@,6R0
原因: 中输入的 :I 的保持时间过短
措施:在 中设置较高的时钟频率
J!)%/2 1#22
9%/1"#K%/
原因!如果你用的 6:只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线
中当作信号处理,不能保证低的时钟歪斜%IREJ/。会造成在这个时钟上工作的时序电路
不可靠,甚至每次布线产生的问题都不一样。
措施!如果用有两组以上全局时钟的 :4-芯片,可以把第二个全局时钟作为另一个时钟
用,可以解决这个问题。
,6J!@A IL2
$
原因:时序要求未满足,
措施:双击 62L2@-1"红色部分(如
2!00等)左键单击 2&查看 $B 的 I-6RLE:NL@ 再根据提示解决&有
可能是程序的算法问题或 $B 设置问题
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