《EDA技术实用教程(第五版)》习题答案潘松

《EDA 技术实用教程(第五版)》习题

1 习题

1-1EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?FPGA 在 ASIC 设计中有什么用途?

P3~4

EDA 技术与 ASIC 设计和 FPGA 开发有什么关系?答:利用 EDA 技术进行电子系统设计的最

后目标是完成专用集成电路 ASIC 的设计和实现;FPGA 和 CPLD 是实现这一途径的主流器件。

FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC(片上系统)和 ASIC 设

计,以及对自动设计与自动实现最典型的诠释。

综合器将 VHDL 程序转化的目标是底层的电路结构网表文件,这种满足 VHDL 设计程序功能

描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将 VHDL(硬件描述语

言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械

的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式

完成电路结构的设计。

l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6

什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子

系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?答:(1)从自然语言转换到 VHDL 语言算法表示,即自然语言综合。(2)从算法表

示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。

1-4 在 EDA 技术中,自顶向下的设计方法的重要意义是什么? P8~10

答:在 EDA 技术应用中,自顶向下的设计方法,就是在整个设计流程中各设计环节逐步求精的

过程。

1-5 IP 在 EDA 技术的应用和发展中的意义是什么? P23~25

答:IP 核具有规范的接口协议,良好的可移植与可测试性,为系统开发提供了可靠的保证。

1-6 叙述 EDA 的 FPGA/CPLD 设计流程,以及涉及的 EDA 工具及其在整个流程中的作用。

(P12~14)

答:1.设计输入(原理图/HDL 文本编辑)(EDA 设计输入器将电路系统以一定的表达方式输入

计算机);2.综合(EDA 综合器就是将电路的高级语言(如行为描述)转换成低级的,可与 FPGA/

CPLD 的基本结构相映射的网表文件或程序。);3.适配(EDA 适配器的功能是将

原设计的要求,仿真过程不涉及任何具体器件的硬件特性。);5.编程下载(EDA 编程下载把适配后

生成的下载或配置文件,通过编程器或编程电缆向 FPGA 或 CPLD 下载,以便进行硬件调试和验

证(Hardware Debugging)。);6.硬件测试(最后是将含有载入了设计的 FPGA 或 CPLD 的硬件系

其中 EDA 的嵌入式逻辑分析仪是将含有载入了设计的 FPGA 的硬件系统进行统一测试,并将测

试波形在 PC 机上显示、观察和分析。)。

2 习题

2-1OLMC(输出逻辑宏单元)有何功能?说明 GAL 是怎样实现可编程组合电路与时序电路的。

2-2 什么是基于乘积项的可编程逻辑结构?P33~34,40 什么是基于查找表的可编程逻辑结构?

P40~42

什么是基于乘积项的可编程逻辑结构?答:GAL、CPLD 之类都是基于乘积项的可编程结构;

即包含有可编程与阵列和固定的或阵列的 PAL(可编程阵列逻辑)器件构成。

什么是基于查找表的可编程逻辑结构?答:FPGA(现场可编程门阵列)是基于查找表的可编程

逻辑结构。

2-3FPGA 系列器件中的 LAB 有何作用? P42~44

答:FPGA(Cyclone/Cyclone II)系列器件主要由逻辑阵列块 LAB、嵌入式存储器块

(EAB)、I/O 单元、嵌入式硬件乘法器和 PLL 等模块构成;其中 LAB(逻辑阵列块)由一系列相邻的

LE(逻辑单元)构成的;FPGA 可编程资源主要来自逻辑阵列块 LAB。

程。CPLD 被编程后改变了电可擦除存储单元中的信息,掉电后可保存。电可擦除编程工艺的优

点是编程后信息不会因掉电而丢失,但编程次数有限,编程的速度不快。

配置:基于 SRAM 查找表的编程单元。编程信息是保存在 SRAM 中的,SRAM 在掉电后编程

信息立即丢失,在下次上电后,还需要重新载入编程信息。大部分 FPGA 采用该种编程工艺。该

类器件的编程一般称为配置。对于 SRAM 型 FPGA 来说,配置次数无限,且速度快;在加电时可随

时更改逻辑;下载信息的保密性也不如电可擦除的编程。

2-6 请参阅相关资料,并回答问题:按本章给出的归类方式,将基于乘积项的可编程逻辑结构的

PLD 器件归类为 CPLD;将基于查找表的可编程逻辑结构的 PLD 器什归类为 FPGA,那么,APEX

系列属于什么类型 PLD 器件? MAX II 系列又属于什么类型的 PLD 器

件?为什么? P47~51

答:APEX(Advanced Logic Element Matrix)系列属于 FPGA 类型 PLD 器件;编程信息存于

SRAM 中。MAX II 系列属于 CPLD 类型的 PLD 器件;编程信息存于 EEPROM 中。

3 习题

3-1 说明端口模式 INOUT 和 BUFFER 有何异同点。P60

INOUT : 具有三态控制的双向传送端口

BUFFER: 具有输出反馈的单向东湖出口。

3-2 画出与以下实体描述对应的原理图符号元件:

ENTITY buf3s IS --实体 1:三态缓冲器

END buf3s ;

PORT(in0, in1,sel: IN STD_LOGIC;

output:OUT STD_LOGIC);

3-3 试分别用 IF_THEN 语句和 CASE 语句的表达方式写出此电路的 VHDL 程序,选择控制

信号 s1 和 s0 的数据类型为 STD_LOGIC_VECTOR;当 s1=‟0‟,s0=‟0‟;s1=‟0‟,s0=‟1‟;

s1=‟1‟,s0=‟0‟和 s1=‟1‟,s0=‟1‟时,分别执行 y<=a、y<=b、y<=c、y<=d。

--解 1:用 IF_THEN 语句实现 4 选 1 多路选择器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux41 IS

PORT (a,b,c,d: IN STD_LOGIC;

s0: IN STD_LOGIC;

s1: IN STD_LOGIC;

SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据 BEGIN

s0s1<=s1&s0; --s1 相并 s0,即 s1 与 s0 并置操作

BEGIN

ELSIF s0s1 = "10" THEN y <= c;

ELSE y <= d;

END PROCESS;

END ARCHITECTURE if_mux41;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux41 IS

PORT (a,b,c,d: IN STD_LOGIC;

s0: IN STD_LOGIC;

s1: IN STD_LOGIC;

y: OUT STD_LOGIC);

SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型

s0s1<=s1&s0; --s1 相并 s0,即 s1 与 s0 并置操作

WHEN "00" => y <= a;

WHEN "10" => y <= c;

WHEN "11" => y <= d;

WHEN OTHERS =>NULL ;

END CASE;

END PROCESS;

END ARCHITECTURE case_mux41;

3-4 给出 1 位全减器的 VHDL 描述;最终实现 8 位全减器。要求:

1)首先设计 1 位半减器,然后用例化语句将它们连接起来,图 4-20 中 h_suber 是半减器,diff

是

输出差(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入。

图 3-18 全减器结构图

PORT( x,y: IN STD_LOGIC;

diff,s_out: OUT STD_LOGIC);

ARCHITECTURE hs1 OF h_suber IS

s_out <= (NOT x) AND y;

END ARCHITECTURE hs1;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_suber IS

PORT(xin,yin,sub_in: IN STD_LOGIC;

sub_out,diff_out: OUT STD_LOGIC);

END ENTITY f_suber;

ARCHITECTURE fs1 OF f_suber IS

COMPONENT h_suber --调用半减器声明语句

PORT(x, y: IN STD_LOGIC;

diff,s_out: OUT STD_LOGIC);

SIGNAL a,b,c: STD_LOGIC; --定义 1 个信号作为内部的连接线。

BEGIN

u2: h_suber PORT MAP(x=>a, y=>sub_in, diff=>diff_out,s_out=>c);