基于 Verilog 计算精度可调的整数除法器的设计
时间：2009-05-07 10:32:52 来源：现代电子技术 作者：贵州省光电子技术及应用重点实验室 叶显阳，
张海勇，皮代军，秦
0 引 言
除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法
器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，
从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现
快速乘除法运算，FPGA 实现二进制除法运算，模拟除法器等；而通过软件实现的除法器
算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设
计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。
目前，软件方面主要是通过减法算法来实现除法运算，把被除数作为被减数，除数作为
减数，作减法，直到被减数小于减数为止，记录能够相减的次数即得到商的整数部分。将
所得的余数乘以 10 作为被减数，除数作为减数，作减法，差重新置入被减数，反复相减，
直到被减数小于减数为止，记录能够相减的次数即得到商的十分位数值。依此继续下去，
可得到商的百分位数值，千分位数值，……，要精确到哪一位，就依次做到哪一位。此方
法的缺点是速度慢，而且最后一位的精度不高，为了克服以上的缺点，这里设计一种算法
在软件上改进了除法器运算的准确性和处理速度。
1 设计方法
对于任意给定的两个整数 fenzi 和 fenmu，设 fenzi 为被除数，fenmu 为除数。为了
得到两个数相除的十进制结果，本设计主要通过下面的算法来实现，假如要保留小数点后
面的 n 位有效数字，首先把 fenzi 乘以 10 的 n 次方，赋值给寄存器变量 dataO；接着把
fenmu 分别乘以 10 的(n+m)，(n+m 一 1)，(n+m 一 2)，…，1，O 次方分别赋值给
(n+m+1)个不同的变量 data(n+m+1)，data(n+m)，…，datal，其中 m 是 fenzi 和
fenmu 的位数之差(当 fenzi 的位数多于 fenmu 时，m 为正，否则为负)；先求出商的最
高位的值，如果 dataO 大于 data(n+m+1)，则计数器自动加 1，再把 dataO 和
data(n+m+1)的差值赋给 data0，再相减直到 data0 的值小于 data(n+m+1)，此时计
数器的计数值就是最高位的值；依此用同样的方法继续下去，就可得到各个位上的值。对
最后一位进行四舍五入处理，当相减后的 dataO<datal 时，再通过比较 dataO*2 是否大
于 datal，如果大于 datal，则最后一位计数器的值加 1，否则不变，最后把得到的整体值
除以 10 的 n 次方，也就是小数点往左移动 n 位。传统除法算法由于采用多次相减的过程
来实现，相减的过程耗费了大量时钟脉冲，而且对运算结果的最后一位没有进行处理；而
本设计是通过采用位扩展使除数和被除数位数相同，进而对每一位进行分开处理，减少了
做减法运算的次数，从而提高运算速度；同时采用四舍五入的方法对运算结果进行处理，
提高准确性。上面算法是一种顺序方式，用 Verilog 硬件描述语言很容易实现，图 1 为流
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