EDA实验报告 实验五六

实验五 8 位数码扫描显示电路的 VHDL 设计

(1) 实验目的：学习硬件扫描显示电路的设计。

(2) 实验原理：图 5. 1 所示是 8 位数码扫描显示电路。图中

g~a 为 数 码 管 段 信 号 输 入 端 ， 每 个 数 码 管 的 七 个

（g、f、e、d、c、b、a）都分别连在一起；k1~k8 为数码管的位

选信号输入端。8 个数码管分别由 8 个位选信号 k1、k2、…k8 来

选通，被选

通的数码管才显示数据，未选通的数码管关闭。 如在某一时刻，

图 5.1 8 位数码扫描显示电路

（3）实验内容 1：用 VHDL 语言设计 8 位数码扫描显示电路，

显示输出数据直接在程序中给出。

实验程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CS_LED IS

PORT ( CLK : IN STD_LOGIC;

SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );

BEGIN

CASE CNT8 IS

WHEN "000" => BT <= "00000001" ; A <= 1 ;

WHEN "001" => BT <= "00000010" ; A <= 3 ;

WHEN "010" => BT <= "00000100" ; A <= 5 ;

WHEN "011" => BT <= "00001000" ; A <= 7 ;

WHEN "100" => BT <= "00010000" ; A <= 9 ;

WHEN "101" => BT <= "00100000" ; A <= 11 ;

WHEN "110" => BT <= "01000000" ; A <= 13 ;

WHEN "111" => BT <= "10000000" ; A <= 15 ;

END IF;

END PROCESS P2 ;

P3: PROCESS( A )

BEGIN

CASE A IS

WHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";

WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";

WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";

WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";

WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";

END PROCESS P3;

END;

实验步骤如下：

1 将源程序以 CS_LED.vhd 的形式存入 D 盘名为 liulin 的文件夹中

2 全程编译

3 时序仿真

4 引脚锁定和下载

根据下图锁定引脚

引 脚 锁 定 如 下 ： CLK-1 ； BT[0]-96 、 BT[1]-85 、 BT[2]-

84、BT[3]-83、BT[4]-78、BT[5]-77、BT[6]-76、BT[7]-75；

SG[0]-108 、 SG[1]-107 、 SG[2]-106 、 SG[3]-105 、 SG[4]-

103、SG[5]-99、SG[6]-98

5 实际测试

时序仿真波形如下图：