基于基于Innovus的低功耗物理设计的低功耗物理设计
为了减少芯片功耗，可靠的低功耗物理设计必不可少。基于新一代布局布线工具Innovus，分四个部分阐述了新
的低功耗物理设计流程。这些内容包括：基于低功耗的物理库设计；低功耗布局和优化、基于输入向量的功耗
优化；低功耗时钟树协同设计CCOPT（clock concurrent optimization）；时钟树后低功耗优化。Innovus作为
Cadence全新的布局布线工具，提供基于GigaOpt引擎的功耗驱动优化和高级时钟树协同优化（CCOPT）等方
法，有效帮助设计者实现低功耗芯片设计。全新的低功耗物理设计可改善芯片数字逻辑15%功耗。
0 引言引言
高性能与
1 低功耗物理设计低功耗物理设计
芯片物理设计是指将芯片电路和代码转变为芯片版图的过程，布局布线是芯片物理设计的核心，本文主要讨论低功耗布局
布线技术。
低功耗物理设计内容可以分为两类，一类是对前端各种低功耗设计进行物理实现，比如在物理上对多电压域进行划分和布
局；片上电源管理模块和电源开关的放置和连线；通过CPF（Common Power File）控制电平转换逻辑（Level Shifter）和隔
离逻辑（Isolation Cell）的加入、电源连接、摆放和优化；时钟门控逻辑的摆放与优化；掉电状态保持寄存器（State
Retention Power Gate，SRPG）电源线和单元行的布置等。另一类是在芯片物理层面（如版图、标准单元甚至是器件级别）
实现的低功耗设计，这类方法只能在芯片后端设计时实现，比如多阈值电压标准单元库选用，衬底偏压调制技术，低功耗时钟
树技术等。
低功耗物理设计的核心是与前端设计相配合，减少芯片内一切不必要的翻转和电容充放电，减少乃至关断芯片内不工作模
块的漏电，减少一切时序路径上的性能冗余，以及提供多样化的工作模式以避免在不同应用场合的功耗浪费。精巧的低功耗物
理设计能够在保证芯片性能的基础上，有效改善芯片功耗。
2 基于基于Innovus的改进低功耗物理设计的改进低功耗物理设计
Innovus是Cadence公司的新一代布局布线工具，不仅加强了先进工艺和高性能芯片的设计能力，也为低功耗芯片设计提
供了强大的功能。本文基于Innovus，为90 nm低功耗ARM核微控制器设计了新的低功耗布局布线流程，最终功耗改善超过
15%。
2.1 低功耗标准单元库设计低功耗标准单元库设计
好的芯片物理设计离不开一套与需求相匹配的标准单元库，所以低功耗物理设计也需要一套低功耗标准单元库。
2.1.1 多阈值电压单元
这是最普遍、也是最有效的方法，通过不同阈值电压单元的搭配，达到芯片性能与功耗的平衡[4]。
2.1.2 加长沟道单元与选择性加长沟道单元
加长沟道单元（Gate Length Bias，GLB），又称低漏电单元[5-6]。在数字标准单元电路设计中，通常晶体管的沟长都会
选择最小特征尺寸，以获得最好的性能。但是在加长沟道单元中，所有晶体管的沟长都被加长，比如增加20%最小沟长，这是
因为随着半导体工艺越来越先进，晶体管漏电流所带来的功耗比例越来越大，通过提高器件沟长，可以有效抑制器件短沟效应
和漏致感应势垒降低效应（DIBL），从而减小器件漏电。加长沟道单元通常应用在非关键时序路径上，通过去除芯片中的冗
余性能降低芯片功耗，这和多阈值电压单元是一样的道理。
但是，加长沟道单元有一个问题，它会提高芯片动态功耗。因为沟道加长以后，栅面积就会增加，相应的栅电容充放电就
会增加，从而增加动态功耗。为了应对这个问题，新的标准单元库引入选择性加长沟道单元（Selective GLB）。选择性加长
沟道单元通过有选择地对单元内关键漏电晶体管进行沟道加长，在有效减少漏电的同时将单元动态功耗和性能的损失降到最
低。例如，在选择性加长沟道寄存器中，所有与时钟相关的晶体管都不能加长沟道以避免动态功耗大量增加，而所有在寄存器
掉电状态下进行状态保持的晶体管都建议增加沟长，以减小芯片低漏电模式下的漏电功耗。
2.1.3 多位寄存器
通过将多个(2、4个居多)关联性高的寄存器合并成一个多位寄存器（Multi-bit Flip Flop），可以有效共享每个寄存器内的
类同逻辑器件，减少寄存器时钟端口相关联电容，同时更少的寄存器数量也有助于实现更优的时钟树设计[7]。
2.1.4 多尺寸梯度单元和极小尺寸单元
引入更多尺寸的标准单元能够为工具提供更多选择，有利于减少芯片在修复时序和转换时间违例时的过量优化。而极小尺
寸单元也提供了在某些场合进一步减少功耗的可能。
2.1.5 延时单元和保持时序改善寄存器
延时单元（Delay Cell）可以提供大延时，专用于修复保持时序违例。但原有库中某些延时单元提供大延时的效率并不理
想，新库对此进行了改进设计。
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