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跨时钟域问题(Clock Domain Crossing)

跨时钟域

FPGA

FIFO

异步传输

需积分: 41 41 下载量 148 浏览量更新于2023-03-16 评论收藏 149KB DOC 举报

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引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。（文中给出了两种解决方法，共4页，有彩图。个人推荐阅读）

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跨时钟域问题 (Clock Domain Crossing) – 同两个时钟域打交道！

引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异

步（会产生 setuptime 和 holdtime violation，亚稳态以及不可靠的数据传输）的，

因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。

任意的两个系统如果满足以下条件之一，就可称其为异步的：

(1)工作在不同的时钟频率上；



(2)工作频率相同，但是相位不相同；



处理跨时钟域的数据传输，有两种实现方案：

（1）采用握手信号来交互

（2）以异步 FIFO 来实现



1.1、以握手信号交互：



假设系统 A 以这种方式向系统 B 传递数据，握手信号分别为 req 和 ack。

握手协议：

Transmitter asserts the req (request) signal, asking the receiver to accept the

data on the data bus.

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FPGA跨时钟域设计

handong1587

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