实验报告
课程名称:EDA 技术与应用 指导教师:
专业:通信工程 班级:082 班 姓名: 学号:
实验日期:2011-4-22
成绩:
实验题目:异步清除十进制加法计数器的设计
一、实验任务
采用文本输入法设计异步清除十进制加法计数器。
实验要求:编写 VHDL 源代码,得出正确的仿真波形,并在实验开发系统上进行硬件
演示。
二、设计过程
1. 设计思路
异步清除是指复位信号有效时,直接将计数器的状态清零。在本设计中,复位信号为
clr,低电平有效;时钟信号时 clk,上升沿是有效边沿。在 clr 清除信号无效的的前提下,当
clk 的上升沿到来时,如果计数器原态是 9(“ 1001”),计数器回到 0(“ 0000”)态,否则
计数器的状态将加 1。
2. 设计方案
现在通过 VHDL 来设计一个异步清除十进制加法计数器。当复位信号 clr 跳变为低电平
时,计数器的输出被置零;否则,当 clr=1 时,在 clk 上升沿作用下,若计数器大于或等于
9,计数器的输出被置零;若计数器小于 9,则计数器的值加 1。由此可知此计数器可以用
PROCESS 语句和 if……else 语句来实现。
异步清除十进制加法计数器有 2 个输入 clr,clk,1 个具有读功能输出的 cnt。则可以选
择 GW48 系统的电路模式 NO.1、模式 NO.4、模式 NO.5、模式 NO.6、模式 NO.7。根据实验
电路结构图的特点与适用范围我们选择模式 NO.7。查询 GW48 系统万能接插口与结构图信
号/与芯片引脚对照表,可得 GW48 板确定引脚分别为:clk 接电路模式 NO.7 的时钟信号
(clock 对应引脚 93),clr 接电路模式 NO.7 的键 8(PIO7 对应引脚 10),cnt[0]接电路模式
NO.7 的 D5 ( PIO44 对 应 引 脚 99 ), cnt[1] 接 电 路 模 式 NO.7 的 D6 ( PIO45 对 应 引 脚
103),cnt[2]接电路模式 NO.7 的 D7(PIO46 对应引脚 105),cnt[3]接电路模式 NO.7 的
D8(PIO47 对应引脚 106)
3. 设计步骤
⑴ 打开 QuartusⅡ 软件,建立一个新的工程 cnt10y;
① 单击菜单 File→New Project Wizard…
② 输入工程路径,工程名以及顶层实体名。
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