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Vivado 设计套件的 UltraFast 设计方法指南 (UG949).pdf
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Vivado 设计套件的 UltraFast 设计方法指南 (UG949).pdf
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UltraFAST 设计方法指南
(适用于 Vivado Design Suite)
UG949 (v2017.1) 2017 年 5 月 26 日
条款中英文版本如有歧义,概以英文文本为准。

UltraFast 设计方法指南 2
UG949 (v2017.1) 2017 年 5 月 26 日 china.xilinx.com
修订历史
下表列出了本文档的修订历史。
日期 版本 修订
2017 年 5 月 26 日
2017
.1
更新的内容基于新的 Vivado IDE 外观和感觉。
在第 3 章"设计创建",“使用寄存器复制”中添加了关于 ASYNC_REG 属性的详细信息,添
加了“分解更深的存储器配置,实现功耗与性能平衡”;“使用 CLOCK_DEDICATED_ROUTE
约束”中添加了表和已更新的实例;“规划 IP 要求”中添加了“SelectIO 时钟”,以及 DCP 文
件的注解;更新了“报告进出端口的时序”中的实例。
在第 4 章"实现",将自上而下的综合流程替换为“块级综合策略”和已更新的“使用增量编译
流程”。
在第 5 章"设计收敛", “确认没有时钟遗漏”中更新了属性值;“报告设计分析拥塞报告”中
添加了关于拥塞表格的详细信息,添加了“用块级综合策略提升网表”,并更新了“减少控制
集”;“使用寄存器复制”中添加了 -merge
_equivalent_drivers 和 -fanout_opt 选
项的信息;“将高扇出网络推广到全局布线”中添加了 -no_bufg_opt 选项;“使用替代布
局和布线指令”中添加了布线器指令的信息;“禁用 LUT 组合和 MUXF 调用”中添加了
MUXF_REMAP 属性的信息;“在拥塞区域中限制高扇出网络”中更新了“使用块级综合策略
”,添加了自动优化的信息,并更新了“使用增量编译”。
在附录 A:附加资源与法律提示中,移除了 Vivado Design Suite QuickTake 视频教程:定
制和实例化 IP 以及 Vivado Design Suite QuickTake 视频教程:为 UltraFast 设计方法培训
课程设计 Vivado IP 集成器并添加参考。
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china.xilinx.com
目录
第 1 章 : 引言
关于 UltraFast 设计方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
理解 UltraFas
t 设计方法概念. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
使用 Vivado Design Suite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
访问其他技术文档和培训资料. .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
第 2 章 : 单板和器件规划
单板和器件规划简介. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
PCB 布局建议. .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
时钟资源规划与分配.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
I/O 管脚分配设计流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
采用 SS
I 器件进行设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
FPGA 电源因素与系统关联性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
配置 . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
第 3 章 : 设计创建
设计创建简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
定义理想的设计层级.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
RTL 编码
指南 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
编码指南 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
跨时钟域 .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
充分利用 IP 核 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
利用约束 .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
第 4 章 : 实现
综合和设计实现简介. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
运行综合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
综合后的步骤 . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
实现设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
第 5 章 : 设计收敛
设计收敛简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
时序收敛 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
分析并解决时序违规.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
应用通用时序收敛技术. .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
功耗分析与优化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
配置与调试 . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
附录 A: 附加资源与法律提示
赛灵思资源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
解决方案中心 . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
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UltraFast 设计方法指南
UG949 (v2017.1) 2017 年 5 月 26 日

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china.xilinx.com
Documentation Navigator 与设计中心 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
参考资料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
培训资料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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请阅读:重要法律提示. . . .
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UltraFast 设计方法指南
UG949 (v2017.1) 2017 年 5 月 26 日

UltraFast 设计方法指南 5
UG949 (v2017.1) 2017 年 5 月 26 日 china.xilinx.com
第 1 章
引言
关于 UltraFast 设计方法
赛灵思 UltraFast™ 设计方法是用于为当今 All Programmable 器件优化设计进程的一套最佳实践。这些设计的规模与复
杂性需要执行特定的步骤与设计任务,从而确保设计每一个阶段的成功开展。依照这些步骤,并遵循最佳实践,将帮
助您以最快的速度和最高的效率实现期望的设计目标。
为帮助您有效利用 UltraF
ast 设计方法的优势,赛灵思提供了下列资源。
• 本指南中描述了各种设计任务、分析与报表特性,以及用于设计创建和收敛的最佳实践。
•UltraFast 设计方法检查表可通过 Xilinx Documentation Navigator 访问,另外也能够以单独电子数据表的形式查
看。您可以借助该检查表认清设计进程中的常见错误与决策点。
• 可以在 Vivado
®
Design Suite 中使用 Tcl 命令 report_methodology,在每个设计阶段做设计方法论相关的设计
规则检查 (DRC)。
•UltraFast 设计方法系统级设计流程框图展示了完整的 Vivado Design Suite 设计流程图,这个可以在 Xilinx
Documentation Navigator 中找到。您可以通过单击框图中的设计步骤打开相关文档、辅助材料,以及常见问题解
答,帮助启动设计。
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