FPGA中实现LUT设计的简介

在FPGA中，实现逻辑的基本单元是查找表（LUT）而非基本门电路。目前的FPGA中，单一LE或者Cell通常能实现至少4输入查找表的逻辑功能。   4输入查找表可以看成是具有4位地址1位数据的存储器，能够存储16bit数据，这也是LUT能被用于组建分布式RAM的原因。   如果要构成一个6输入1输出MUX，可以通过两片4输入查找表级联，也可直接用一片完整的6输入查找表，两片4输入的查找表的存储容量是32，而一片完整的6输入查找表的存储容量是64；若使用6输入查找表（存储容量为64）实现4输入（存储容量为16）的逻辑功能，则浪费了75%的存储容量。也就是说，采用较少输入的查找表实现较多输入查找表的功能，在面积上有更高的利用率。   但是并非只需要考虑面积利用率，还应考虑到时序和布线问题，按照输入越少面积利用率越高的说法，岂不是2输入查找表更具有优势？但是各个FPGA厂商都不提供2输入查找表，因为如果FPGA都以2输入查找表为基本逻辑单元，那么实际应用中，几乎所有的逻辑都需要查找表级联实现，但是FPGA中的布线资源并不足以支撑这样的设计，同时，这样的设计也将导致时序问题。   因此，使用多少输入作为基本的查找表是一个重要的问题，目前在一般的FPGA中，为了平衡查找表扩展和面积使用率，4输入查找表受到广泛应用；在复杂的FPGA中，可能采用混合查找表，比如同时使用3输入和4输入。