有3个模块:A,B和C。它们各自有输入和输出端口。由于DC在对整个电路做综合时，必须
保留每个模块的端口。因此，逻辑综合不能穿越模块边界，相邻模块的组合逻辑也不能
合并。从寄存器A到寄存器C的路径的延时较长，这部分的电路面积较大。 如果我们对设
计的划分作出修改，相关的组合电路组合到一个模块，原来模块A,B和C中的组合电路没
有了层次的分隔，综合工具中对组合电路优化的技术现在能得到充分的使用。这时，电
路的面积比原来要小，从寄存器A到寄存器C的路径的延时也短了。修改如下图所示：
如果我们对设计的划分作另一种修改，如下所示，我们将得到最好的划分：
这里的修改将相关的组合电路组合到一个模块，原来模块A,B和C中的组合电路没有了层
次的分隔，综合工具中对组合电路优化的技术能得到充分的使用。并且，由于组合电路
和寄存器的数据输入端相连，综合工具在对时序电路进行优化时，可以选择一个更复杂
的触发器((JK,T,Muxed和Clock-enabled等)，把一部分组合电路吸收集成到触发器里。
从而使电路的面积更小，从寄存器A到寄存器C的路径的延时更短。
对于一般的设计，好的模块划分如下图所示：
在这样的划分下，模块的输出边界是寄存器的输出端。由于组合电路之间没有边界，其
输出连接到寄存器的数据输入端，我们可以充分利用综合工具对组合电路和时序电路的
优化技术，得到最优的结果，同时也简化了设计的约束。图中每个模块除时钟端口外的
所有输入端口延时是相同的，等于寄存器的时钟引脚CLK到输出引脚Q的延时。这使得时
序约束更为方便，这一点在前面的时序路径约束中有说过。
上面是推荐的模块划分模式，下面就来说一下哪些是要避免的模块划分方式。
作模块划分时，应尽量避免使用胶合逻辑(Glue Logic)，胶合逻辑如下图所示：
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