解析高速ADC和DAC与FPGA的配合使用_FPGA并行ADC与DAC - CSDN文库

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解析高速解析高速ADC和和DAC与与FPGA的配合使用的配合使用

许多数字处理系统都会使用FPGA，原因是FPGA有大量的专用DSP以及block RAM资源，可以用于实现并行和

流水线算法。因此，通常情况下，FPGA都要和高性能的ADC和DAC进行接口，比如e2v EV10AQ190低功耗四

通道10-bit 1.25 Gsps ADC和EV12DS130A内建4/2:1 MUX的低功耗12-bit 3 Gsps DAC。通常情况下，这些转

换器的采样率都达到了GHz的级别。对工程师团队来说，除了混合信号电路板布局之外，理解和使用这些高性

能的设备也是一个挑战。这些e2v数据转换器具有带宽宽、性能好的特点—数据手册上通常称为模拟全功率

带宽—即使是

许多数字处理系统都会使用FPGA，原因是FPGA有大量的专用DSP以及block RAM资源，可以用于实现并行和流水线算

法。因此，通常情况下，FPGA都要和高性能的ADC和DAC进行接口，比如e2v EV10AQ190低功耗四通道10-bit 1.25 Gsps

ADC和EV12DS130A内建4/2:1 MUX的低功耗12-bit 3 Gsps DAC。通常情况下，这些转换器的采样率都达到了GHz的级别。

对工程师团队来说，除了混合信号电路板布局之外，理解和使用这些高性能的设备也是一个挑战。

这些e2v数据转换器具有带宽宽、性能好的特点—数据手册上通常称为模拟全功率带宽—即使是在高奈奎斯特区。（这种能

力是不多见的。）正是因为有着优异的转换性能，才可以使用直接上转换和下转换，这样可以减少部件数量、降低功耗以及节

省成本。

在高频时，奈奎斯特采样率（每个周期两次采样）是无法维持的。一个例子就是使用一个2.5GHz采样率的ADC去采样一个

3GHz全功率带宽的模拟输入。根据奈奎斯特准则，高于1.25GHz的信号将会被混叠回奈奎斯特区，这些混叠图像是基础信号

的谐波分量，因此和非混叠信号一样，包含了同样的信息。

相反的，如果你在使用DAC，进行直接转换时，你需要确定在上奈奎斯特区你想要使用的谐波。然而，对于DAC，在更高

的频率下，你需要对DAC的衰减进行SINC补偿。因此，很常见的是通过仔细选择输入组件、阻抗平衡器、交流耦合电容以及

通过设计前端模拟预滤波器等等去优化一个ADC或者DAC，使其能在一个奈奎斯特区中工作。

奈奎斯特区和混叠，

1

、

3

和

4

区中显示的是

2

区一个信号的镜像，基础信号（

Fa

）和谐波或者谐波含量的镜像

可以使用下面的算法来确定谐波或者谐波含量合成频率位置：

Fharm=N ×Ffund

IF (Fharm=Odd Nyquist Zone)

Floc=Fharm Mod Ffund

Else

Floc=Ffund-(Fharm Mod Ffund)

End

这里N是感兴趣的谐波的整数。

例如，采样率为2500MHz，基础频率是1807MHz，将会在奈奎斯特区有一个693MHz的谐波分量。

　　前面对频谱做了一些解释，另一个重要因素是这些设备和FPGA采用什么方式连接。许多高性能的数据转换器使用一个工

作在较低数据速率的多路复用器来实现转换器的采样率-一般都是下图所示的使用FS/4或者FS/2,图中显示的是转换器的数据流

在4条并行的10-bit总线（A, B, C, and D）上的分布：

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