VERILOG 语法总结
Verilog HDL 程序的特点
其程序都由模块组成，每个模块的内容都 嵌套在 module 和 endmodule 之间，具有很
强的可读性。。模块之间可相互嵌套，该特征使得其在大型数字电路设计中具有很大的优
势。
数据类型
Verilog 语言中共有十九种数据类型，其中常见的 wire 型、reg 型、parameter 型和
integer 型。
Wire 型
Wire 型数据是最常使用的数据类型，当数据类型缺省时，默认为 wire 型数据，常
用来表示以 assign 关键字指定的组合逻辑信号。定义格式如下：
wire [n-1：0] 数据名，其中 n 为数据的位宽
reg 型
reg 数据是寄存器数据类型的关键字，通过赋值可改变寄存器储存的值。Reg 型数据
常用于 always 内，常用来代表触发器。Reg 型数据的定义格式如下：
reg [n-1: 0] 数据名，其中 n 为数据的位宽
parameter 型
Parameter 型数据是一种常数型的数据，常用于定义变量宽度和延迟时间，其意义
在于使用一个标识符来代表一个常量。Parameter 型数据的定义格式如下：
parameter 参数名=表达式，其中表达式需为常数表达式，即
只能包含数字和先前已定义的参数
常数型
常数型数据的常见形式如下例：
8’b1010_1010 //其中 8 代表位宽是 8，b 为二进制；
常见的进制表示形式有二进制整数（b/B）,十进制整数（d/D），十六进制整数
（h/D），八进制整数（o/O）
赋值方式
在 Verilog 语言中，信号有两种赋值方式：
非阻塞赋值（形如 b<=a）
非阻塞赋值方式特点：
（1） 块结束时才完成赋值操作
（2） b 的值不会立即发生改变
（3） 在 always 块中的赋值方式通常为非阻塞赋值方式
（4） 在时序逻辑电路中比较常见
阻塞赋值（形如 b=a）
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