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SDRAM基本原理详细介绍

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DDR SDRAM基本原理详细介绍基本原理详细介绍

DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的

SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当

今的主流。由于SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相

对于传统SDRAM（又称SDR SDRAM）的不同。　　一、DDR的基本原理　　有很多文章都在探讨DDR的原

理，但似乎也不得要领，甚至还带出一些错误的观点。　　这种内部存储单元容量（也可以称为芯片内部总线

位宽）=2×芯片位宽（也可称为芯片I/O总

　　DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础

上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。由于SDRAM的结

构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的

不同。

　　一、DDR的基本原理

　　有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点。

　　这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓

的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。

　　二、DDR SDRAM与SDRAM的不同

　　DDR SDRAM与SDRAM的不同主要体现在以下几个方面。

　　DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一

EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动

强度、QFC 有效/无效等。

　　由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可查看相关的

DDR内存资料。下面我们就着重说说DDR SDRAM的新设计与新功能。

　　差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时

钟（你可以在讲述DDR原理时简单地这么比喻），而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输

周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因

为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降

慢，CK#则是上升慢下降快）。而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。

　　2、数据选取脉冲（DQS）

　　DQS是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准

确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯

片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。

　　在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成

的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际

上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数

据传出可能会提前于DQS发生（数据提前于DQS传出）。由于是并行传输，DDR内存对tAC也有一定的要求，对于

DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS

的导入期。

　　3、写入延迟

　　在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送

达。这个周期被称为DQS相对于写入命令的延迟时间（tDQSS， WRITE Command to the first corresponding rising edge of

DQS），对于这个时间大家应该很好理解了。

　　为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方

做好充分的准备才行。tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。

tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。有人可能会说，如果这样，DQS不就与芯片内的时钟

不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受

则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。不过，tDQSS产生了一个不利影响——读后写操作延迟的增

加，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。

　　另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左

右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。

　　4、突发长度与写入掩码

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