FPGA与与DSP的高速通信接口设计与实现的高速通信接口设计与实现
对ADI公司TigerSHARC系列的两种典型DSP芯片TS101[1]和TS201[2]的链路口性能进行了分析和比较，并给出
了FPGA与这两种DSP芯片通过链路口进行双工通信的设计，为FPGA+DSP实时处理系统的内部数据通信提供
了更加稳定和完善的通道。
摘摘 要：要：对
[1]
和
[2]
的链路口性能进行了分析和比较，并给出了
关键词：关键词：TS101 TS201 实时处理系统 链路口通信
在雷达信号处理、数字图像处理等领域中，信号处理的实时性至关重要。由于FPGA芯片在大数据量的底层算法处理上的优
势及DSP芯片在复杂算法处理上的优势，DSP+FPGA的实时信号处理系统的应用越来越广泛。ADI公司的TigerSHARC系列
DSP芯片浮点处理性能优越，故基于这类DSP的DSP+FPGA处理系统正广泛应用于复杂的信号处理领域。同时在这类实时处
理系统中，FPGA与DSP芯片之间数据的实时通信至关重要。
TigerSHARC系列DSP芯片与外部进行数据通信主要有两种方式：总线方式和链路口方式。链路口方式更适合于FPGA与
DSP之间的实时通信。随着实时信号处理运算量的日益增加，多DSP并行处理的方式被普遍采用，它们共享总线以互相映射
存储空间，如果再与FPGA通过总线连接，势必导致FPGA与DSP的总线竞争。同时采用总线方式与FPGA通信，DSP的地
址、数据线引脚很多，占用FPGA的I/O引脚资源太多。而采用
参考文献[3]给出TS201与TS101的性能比较，但没有针对两者的链路口进行详细介绍，本文对两者的链路口进行了细致的
分析和比较。文献[4]所设计的采集系统中，DSP与FPGA的通信仅限于FPGA发、TS101收的单工通信；文献[5]给出了FPGA
内部设计TS101链路口的框图，但只给出了简单的介绍，无法给设计者以参考。本文采用Altera公司Cyclone
[6]
系列芯片
EP1C12实现了与TS101/TS201两种芯片的链路口的双工通信，并给出了具体的设计实现方法。其中TS101的设计已经成功应
用于某信号处理机中。
1 TS101和和TS201的链路口分析与比较的链路口分析与比较
TS101和TS210都是高性能的浮点处理芯片，目前两者都广泛应用于复杂的信号处理领域。TS201是继TS101之后推出的新
型芯片，核时钟最高可达600MHz，其各类性能也相对优于TS101，而且TS201的链路口采用了低压差分信号LVDS技术，功
耗更低、抗噪声性能更好。表1列出了两种芯片链路口性能的详细比较，其中TS101核时钟工作在250MHz，TS201核时钟工
作在500MHz。
限于篇幅，TS101、TS201的链路口结构请参阅参考文献[1][2]。由于TS101收发端共用一个通道，所以只能实现半双工通
信。而TS201将收发端做成两个独立通道，可实现全双工通信，理论上数据的传输速率可以提高一倍。虽然TS201的链路口收
发通道独立，但实际上二者的收发机制大体相同，都是靠收发缓存和移位寄存器收发数据。然而FPGA内部的链路口设计不必
拘泥于此，只要符合链路口通信协议并达成通信即可。
2 FPGA与与DSP的链路口通信的链路口通信
2.1 链路口通信协议分析链路口通信协议分析
TS101的链路口共有11根引脚，通过8根数据线（LxDAT[7..0]，这里x可以是0、1、2或3，代表TS101或TS201的0号～3号
链路口中的一个，以下同）进行数据传输，并采用3根控制线（LxCLKOUT、LxCLKIN、LxDIR）来控制数据传输时钟、通信
的握手和数据传输方向。其中LxDIR为通知链路口当前工作状态是接收或发送的输出引脚，可悬空不用。TS201的链路口共24
根引脚，接收和发送各12根引脚，通过LVDS形式的数据线（LxDAT_P/N[3..0]）和时钟线（LxCLK_P/N）进行数据传输，并
采用LxACK和LxBCMP#（′#′代表信号低有效）来通知接收准备好和数据块传输结束。
采用FPGA与DSP通过链路口通信的关键是令双方通信的握手信号达成协议，促使数据传输的进行。实际上，如果考虑
TS201的LVDS信号形式已经被转换完毕，则TS101和TS201链路口传输的数据形式是一样的，都是时钟双沿触发的DDR数
据，并且每次传输的数据个数都是4个长字（即128bit）的整数倍。鉴于以上两种芯片链路口数据的共同点，所以采用FPGA
与两类芯片通信时，接收和发送的数据缓存部分的设计应该是很相近的，只是通信握手信号部分的设计应当分别加以考虑。下
面分别给予介绍。
2.2 基于基于FPGA的的TS101链路口设计链路口设计
图1给出了FPGA与TS101进行半双工链路口通信的设计(对LxCLKOUT、LxCLKIN均以FPGA的角度来叙述)，该接口由接
收、控制和发送三部分组成。本设计FPGA时钟为40MHz，TS101核时钟工作在250MHz，链路口时钟设定为DSP核时钟的8
分频，FPGA与DSP的实际数据传输率为62.5MBps。
(1)接收部分：由编码和缓存两部分组成。由于链路口的数据是DDR形式的，不方便数据的缓存，本文采用QuartusII
Megafunctions中的altddio模块将上升沿数据和下降沿数据分开。注意这个模块的下降沿数据输出会滞后上升沿数据1个时钟周
期，输出时应该用链路口时钟信号（LxCLKIN）通过D触发器来将数据对齐。该模块的inclock一定要用链路口时钟信号以保证
数据的正确读取，如图2所示。又由于DSP内部数据是32位的长字，所以写入接收缓存前应该用一组D触发器将数据进行32bit
对齐，这里注意DSP链路口先传输32位数据中的低8位。
(2)控制部分：由令牌转换模块和控制模块组成，是整个设计的核心部分，完成对各部分的控制和与FPGA内部进行通信
（通过CTL一组信号）。TS101的链路口通信握手是靠两根时钟信号验证令牌指令完成，即当发送端驱动原本为高的
LxCLKOUT信号为低电平，以此作为令牌请求向接收端发出。如果接收端准备好接收，则接收端驱动LxCLKIN为高；如果令
牌发出6个时钟周期后，LxCLKIN信号仍然为高，则启动数据传输（以上时钟信号都以发送端视角分析）。本设计中，令牌转
换模块负责验证令牌和发送令牌。这里要注意，由于用来验证令牌低电平个数的时钟信号（PLL_32ns）是由FPGA时钟信号
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