基于基于FPGA+ARM的图像采集传输系统的图像采集传输系统
本文介绍了用ARM和FPGA实现的一个实时图像采集传输系统的设计方案，本系统设计方案采用FPGA技术来为
作物识别、杂草识别等图像处理算法的实时实现提供了平台。
引言引言
图像处理技术的快速发展，使得图像采集处理系统在提高农业生产自动化程度中的应用越来越广泛。目前的图像采集系统
有的基于CCD摄像机、图像采集卡和计算 机，有的基于CCD摄像机、解码器、
1 系统结构设计系统结构设计
本系统的结构框图如图1所示。图中，图像传感器模块负责图像采集，FPGA用来控制CMOS图像传感器芯片，ARM负责
图像数据的交换、以太网芯片的控制 及UDP／IP协议的实现，以太网模块主要实现以太网数据传输，SDRAM用于存储图像数
据，FLASH为程序存储器。系统工作时，先由FPGA将 CMOS传感器采集的数据存储到双口SRAM，再由ARM从FPGA的双
口SRAM中读取数据并存储到SDRAM，存满一帧图像数据后，ARM便通过以太 网芯片将数据发送给上位机。
2 系统硬件设计系统硬件设计
2.1 CMOS图像传感器模块图像传感器模块
本系统采用
2.2 FPGA模块模块
FPGA主要用于图像传感器的控制、图像数据的缓存及外围芯片时序的产生。考虑到图像处理算法的实现需要，本系统选
用了Xilinx公司的XC3S1000，它属于SPARTAN-3系列，容量为100万门。在本设计中，FPGA通常运行于80 MHz。
XC3S1000与OV9650的接口电路示意图如图2所示。FPGA的内部结构包括CMOS控制单元、SC-CB接口单元、双口RAM单
元、FIFO单元等。其中CMOS控制单元又包括帧同步模块、场同步模块、像素时钟模块等。
2.3 ARM处理器模块处理器模块
本系统的ARM处理器选用PXA255，用于实现图像数据交换和以太网数据传输等功能。PXA255是Intel公司推出的基于第
五代ARM RISC体系结构ARMV5TE的微处理器。CPU的运行频率最高为400 MHz，有32 KB指令Cache，32 KB数据
Cache，2 KB微数Cache，并带有丰富的串行外设接口，并可支持各种存储器芯片。本系统采用两片SDRAM和两片FLASH存
储器，其中SDRAM用于图像数据暂存，本系统选用SAMSUNG公司的K4S561632C-TC75，容量为32 MB。而FLASH程序存
储器则选用Intel公司的E28F128J3A-150来作为NOR FLASH，容量为16 MB。
2.4 以太网传输模块以太网传输模块
本系统的以太网芯片选用LAN91C113。这是SMSC公司推出的快速以太网10／100 Mbps控制器，支持多种嵌入式处理
器主机接口。LAN91C1B内部有8 KB的FIFO，可用于接收和发送数据的存储。此外，LAN91C113芯片还集成了CSMA／CD
协议的MAC(媒体访问控制层)和PHY(物理 层)，IEEE802.3／802.3u-100BASE-TX／10Base-T规范。本系统中，LAN91C113
的串行EEPROM接口与 AT93C46相连。PXA255访问LAN91C113采用异步静态存储器方式，LAN91C113的地址使能信号
AEN与PXA255的静态芯片片选 四相连。PXA255与LAN91C113接口示意图如图3所示。
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