基于基于FPGA与与LabVIEW的的DDS任意信号发生器设计任意信号发生器设计
实现了一种基于FPGA与LabVIEW平台的任意波形发生器。通过FPGA搭建硬件平台，与LabVIEW上位机软件实
现串口通信，实时调整FPGA内部波形数据，可实现正弦波、方波、锯齿波、三角波、高斯白噪声、叠加正弦
波、自定义公式等常规波形，同时也可以手动绘制任意波形，充分发挥了软件的灵活性。通过参数的设定，可
方便地设计各种复杂波形。本设计在EP4CE15F17C8芯片上实现，与LabVIEW上位机软件协同工作，经测试系
统具有良好的稳定性、灵活性。
摘 摘 要要： 实现了一种基于
关键词关键词：
0 引言引言
直接数字频率合成[1]（Direct Digital Frequency Synthesis）是一种先进的波形合成技术，目前市面上有不少的DDS专用
芯片，但由于大部分设计固化在芯片中，在某些场合此类专用芯片具有一定的局限性[2-3]。为了提高DDS设计的灵活性，本
文设计了一种基于FPGA与LabVIEW平台的DDS任意信号发生器。由于FPGA的可编程特性以及软件平台的人机交互，使得设
计的灵活性得到了大幅度提高。
同时由于FPGA具有丰富的寄存器、LUT资源，因此设计所需的数字逻辑可在FPGA内部实现，从而使得设计尽量集成到
单芯片上，减小了路径的延时，提高了系统的工作频率，增大了信号发生器的分辨率[4-5]。
1 DDS设计原理设计原理
本文DDS设计方案如图1所示。信号发生器采用相位累加的方法，通过频率控制字K的累加实现相位A的控制，由于波形
相位与幅值的一一对应关系，通过查表的方式可以准确输出对应波形幅值，从而产生初步的波形信号。由于数字波形信号为一
脉冲序列，需通过DA进行模数转换以及LPF的平滑，方可得到理想的输出波形信号。其波形变化流程如图2所示。
由波形输出特点可知，输出波形的频率fo与相位累加器的累加地址输出数M（M=2N）、频率累加字K以及输入频率fc存在
特定关系。通过分析可知，M与fo成反比，K与fo成正比，fc与fo成正比。故可以推知输出波形的频率fo的计算公式如下：
由式（1）可知，fo的输出范围若需扩大，需增大fc、增大K或者减小N，而一般fc为定值，且N需要足够大来保证最小分
辨率，因此在这里需要做一个平衡，本设计选择N为32，时钟频率fc为100 MHz，因此本设计的最小频率分辨率为0.023 2
MHz。但在实际设计中，这里N采用32 bit位宽，会给设计的存储空间带来非常大的考验，需要存储的数据量多达4 GB，因此
为了在保证最小分辨率的同时，减小系统的数据存储量，本文采取的方式是仅取用32 bit位宽的高10位进行寻址，这样使得内
部存储资源能够得到大幅度的缩减，但与此同时造成的相位截断带来了频谱上的杂散分量。为了消除相位截断带来的频谱杂散
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